论文研究-基于FPGA 的正弦信号源设计 .pdf

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基于FPGA 的正弦信号源设计,胡开胜,,目前高精度信号源在诸多领域有着广泛应用。但传统信号源的实现过多依赖硬件,而且外围电路过于复杂,调试过程比较麻烦,不容易修
中国技记又在线 http://www.paper.edu.cn 3.软件设计框图与具体实现方法 31软件设计流程 软件设计大体上分为三个模块,即设置初值,分频,正弦数据发生模块。卜面以流程图 的形式介绍三个模块之间的联系。 开始 初始化 据按键确定初值 Clr为高且时钟有效 分频产生工作时钟 输出尢效 读取RAM屮的值 不问断循环输出 结束 图3软件设计流程图 初值和分频模块较为简单,其主要是通过改变初值和改变时钟的宽度来改变卜一模块中 读取数扼的间隔。因而初值模块中计算了十个礽值,以输入键值为敏感信号来完成对十个初 值的选择。分频模块采用计薮器对吋钟信号进行分频来完成 信号产生模块较为重要,它的主要思想是对已知的正弦信号进行量化和计算,将所的结 果存储于FPGA的RAM里,再以分频时钟为基准周期性的把它读取出来,便得到周期性变 化的数字正弦波形。 32软件具体设计 321顶层模块设计 顶层模块的设计是由其功能决定的。各个模块相当于硬件的元件,而顶层文件正是要通 过信号把各个元件连接起来形成一个完整的系统。 中国技记又在线 http://www.paper.edu.cn VIDL顶层设计( SINSIN VHD) 数据存储 波形输出 获取工 RAM 作时钟 8位D/A (sin.Ⅴhd) 图4顶层文件功能示意图 具体说来,本设计中顶层文件需要定义两个信号,个是W,用来传递通过按键设置 的初值,即Q到H;另一个是B,用米传递分频后的工作时钟,即CLK到CLKA。(参数名 可见以下程序) 顶层文件内容(功能:顶层映射与信号传递) entity sinsin 1S port(clk40Mhz, reset in std logic; 系统时钟设置40MHz N: in std logic vector(3 downto 0) KDI-KD4四个按键 M: out integer range 0 to 255) 8位输出 end sinsin: architecture behavioral of sinsin is component Chuzhi port(a: in std logic vector(3 downto 0) g: out integer range 0 to 312); end component component TENpIN port( h: in integer rangc 0 to 312 clk: in std logic, k: out std logic ); end component; component sIN Pori(clka, clr in sid logic d out integer range 0 to 255) 4 中国技记又在线 http://www.paper.edu.cn cnd component signal b std logic 传递分频后的时钟 signal w: integer ranged to 312 传递通过按键选择的初值 u1: CHUZHI port map(a=>N, q=>w) u2: FENPIN port map(clk=>clk4Mhz, h=>W, k=>b); u3: SiN port map(clka->b, clr>reset, d->M) end behavioral: s工Ns工N HLREHH7 HLREiH? RESET RESET n[7.. H[7..g H[B..四 H[B.四1 冬 顶层文件创建的元件图 322模块改计详解 本设计要求频窣能通过按键设置且能自动步进。实现这个要求的关健是根据系统的时钟 结合设置的频率计算出初值,然后写入程序即可,让对应的按键值输入时输出对应的初值, 这就是初值模块 CHUZHI Rr.xa3.。qe 吧[日.. 图6初值模块创建的元件图 分频模块的实质就是采用计数器对时钟信号进行计数,如要实现N分频(N为偶数), 便可采用最大值为N2的计数器,以时钟上升沿为标准,每当计数器从0增加到N2时输出 信号翻转一次,就可轻松得到需要的工作时钟;分频后的工作时钟占空比为1/2。 中国技记又在线 http://www.paper.edu.cn FENP工N Eh K CLK X cLK 图7分频模块创趸的元件图 正弦数椐发生模块主要是存储量化数据,实现循环输岀。本程序采样64点,按如下公 式计算 Y=A*in(2*元64 根摭量化方法计算出的64组数据写入RAM,并让在工作时钟到来的时候循环输出即 世LP ..西 图8正弦数据发生模块创趸的元件图 4.硬件电路设计 41_硬件电路的模块与功能简介 如图9,硬件电路分为DAC和调理两人模块,主要是解决数模转换和幅度调节以及对 信号进行一定的调理几个问题。因此该部分应包括D/A转换器和运算放人器,以及基本的 抗干扒调理电路等。 4,2硬件电路器件选择 )DAC0832是8位单片DA转换器,属于R2RT型电阻网络的转换器,转换时间 15Ums,片内帶输入数字锁存器。结合其特点,选择DAC0832符合要求。它的分辨率为255 分之1,可以满足需要,转换时间和精度也坳达到要求。且设计电路简单,操作灵活,只需 要较少的外部元件就可以完成数模的转换 对于如图的电路,由于0832是电流输出型器件,因此还要将输出的电流转换成电压 经过分析,拟用TL082运算放大器完成此功能。该运放是一通用的双运算放大器,它有较 低的输入偏置电压和偏移电流,且输入级只有较高的输入阻抗,输岀改有保护,其最大工作 电压为±18V。 (2)在本设计中处理幅度的问题有两种方法,种是硬件(加运算放大器对输出信号 放大),一种是软件(设置按键使信号幅度可变)。为充分利用开发板资源,选择采用硬件的 方法,如图,调节滑动变阻器可以改变放大倍数(图中运放可进行03倍的放大)进而 调节幅度。 6 中国技记又在线 http://www.paper.edu.cn : 1丫1 LL J2典A RV1 JU4B 1 R: 图9 硬件电路图 图中JU1为74LS244,作用是控制其它AD、DA器件接口有效或无效,选通AD、DA 尜件 5.结果分析与整体调试 51顶层文件仿真结果与分析 下面为软件部分的仿真波形,从下图可知,在输入合理的情况下,M循环输出64个量 化数据,符合理论分析结果。 A d00 Ons 200 Ons 300 Ons 400 Cns 500 Ons EDO,ns 700 Ons 8001s 300 Uus G D (0X1 23 aP Ichuz1: U1IqHU23 图10顶层文件仿真波形 52整体的调试与实现 完成相关设计后,选用实验室开发箱作为硬件基础进行整体的调试与实现 在连接系统的过程中用到了如模块:按键、廾关模块;中央控制模块;时钟源模块; A/DDA模块;电源模块和通用器件下载∏。系统调试步骤: (1)将设计好的硬件电路的输出∏(即TP6或TP7)与示波器相连。 7 中国技记又在线 http://www.paper.edu.cn (2)然后配置引脚利用MAX-plus的下载电缆将程序卜载到 ALTERA公司的FPGA 中,进行系统的调试,直到示波器上出现平滑的无明显失真的波形 表1引脚配置表 reset(复位)61(开关KD5) clk l(时钟信号CPI) 输入 NO 54(开关KD1) NI 58(开关KD2) 59(开关KD3) n3 60(开关KD4) 各注:KD1KD4为4个按键,可通过其改变信号频率 MO 66(lO凵40) 67(O凵41) 输M2 70(O日42) M3 71(1O口43) 出 M4 72(IO口44) M5 73(O日45) M6 78(I/O口46) M 79(O口47 各注:8位输岀接DAC0832的输入口进行数摸转换 说明:在所有接口连接好后还要拨码开关AS1的(3)(4)设置“ON”,把拨码开关JS1的(1)(5)(8) 设置“ON”,否则开发平台上的DAC0832和开关 KDI-KD5不能工作,再将系统时钟频率设置为40MHz 然后按规程有序操作。 6.结论 本设计以实验室EDA实验廾发平台为基础,借助MAX+PLUS和 PROTEUS软件 利用片上EPF10K-FPGA器件产生波形数据,再通过DAC和调理电路输出正弦信号,试验 表明其性能良好,频率和匾度调节方便。 中国技记又在线 http://www.paper.edu.cn 参考文献 [1]CPLD/FPGA的开发与应用徐志车徐光辉.电子工业出版社.2002 [2]孙传友,孙哓斌编.测控系统原理与设计.北京航空航天大学出版社.2002.9 「3数字电路改讣与应用实践教程.王振红主编机械工业出版社 「4湖北众友科技股份有限公司教学产品说明书。 Design of sin Signal Generator Based on FPGA Hu Kaisheng Electronics Machincry Collcgc of China Univcrsity of Pctrolcum-Bcijing, Bcijing(102249) Abstract At present, high-precision signals has widely used in various fields. But the traditional signals have too much reliance on hardware to, also it has many shortcomings, for instance, the external circuit is too complicated the debugging process is full of trouble, it's not easy to revise and upgrade. Based on the above considerations, we are try to use VHDL, a approach of hardware designity, to design the sinusoidal signals, allowing amplitude and frequency controlled. Sin signal generator which the frequency and amplitude controlled has been designed successfully by using VHDL language, in this paper, the application of the basic principles about the signal generator, the internal structure of software processes, the summary about the device choice and the simulation waveform have been described. Meanwhile, we detailed the description of design ideas and methods. After design and testing, the output waveform has reached the technical requirements, also the whole system was very compact, simple, flexible, reliability, and of strong scalability, what's more it's easy to change compared with the traditional design methods Keywords: FPGA, VHDL, sin Signal, Design 作者简介:胡开胜,1985年4月生,性别男,民族汉,湖北荆州市人,现中国石油大学在 读硕士;研究方向:检测技术与自动化装置以及现代控制理论在油田的相关应用。 9

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