论文研究-36mW2抽头40Gb/s四级脉冲幅度调制发送器 .pdf

所需积分/C币:16 2019-08-16 14:06:32 437KB .PDF
20
收藏 收藏
举报

36mW2抽头40Gb/s四级脉冲幅度调制发送器,王阳,盖伟新,基于SMIC 65-nm CMOS工艺设计了一种40Gb/s低功耗四级脉冲幅度调制(PAM4)发送器。设计中的预加重抽头只在输出信号电平转换后紧跟的单位时间
国武花论文在统 http://www.paper.edu.cn 发送器包括编码器、6个32到1的多路复用器( multiplexer,MUX)和驱动电路。为了产 生四级输出电平,PAM4驱动电路需要6个输入信号AP、AN、BP、BN、CP和CN。这6 个输入信号是由进入发送器的2个并行比特产生的。所以,PAM4发送器输出的每一个码元 包含两个比特的数据。32个编码器的输出分别为ap()、an()、bp()、bn(1)、cp()和cn(, “0,1,2,…,31”;6个32到1的多路复用器将32个编码器的相应输出信号申行化,得到 AP、AN、BP、BN、CP和CN,同时也使得编码器只需工作在PAM4驭动电路速度的1/32 上 PAM4驱动电路主要包括主抽头a0和预加重抽头a1。主抽头和预加重抽头都采用 LVDS电路结构。主抽头的输入为从32到1多路复用器输出的20Gb/s的6bit信号。这6bit 信号经过延时电路延时个单位时间间限( unit interva,UI)后得到的6bt信号是预加重抽头 的输入。延忖电路可以采用半速率( half-rate)和全速率(ful-rate)两种方式来实现。为了避免 20GHz的时钟和降低功耗,本文设计采用了半速率的实现方式。在本文设计中,预加重抽 头只在输出电平发生转换后的一个单位时间间隔内向输出节点注入电流,产生电压过冲,增 加输出信号的高频分量;而在输出信号没冇电平转换时,预加重抽头没有电流流过。 2.2编码器 编码器的输入为2bi的并行信号(Bio和Bit),输出为3对差分信号ap、an、bp、bn、 cp和cn。ap和an是由BiLo得到的差分信号,经串行化后作为驱动电路主抽头I驱动单元的 输入:当Bit和Bit1同时为0或同时为1时,bp=cn,bn=cp。Bp/bn,cp和cn是由Bit1得 到的差分信号,经串行化后作为驱动电路主抽头2驱动单元的输入;当Bi和Bit1不同时 为0或不同时为1时,bp=cp=l,bn=cn=0,经串行化后将2I驱动单元关断。编码是通过变 换表( mapping tablo来实现的,编码器的真值表如表1所示,编码的目的是为了可以使驱动 电路主抽头在输出±R/电平时可以完全关断。由于编码器工作在625Mb/s,所以可以用静态 CMOS逻辑来实现 表1编码器真值表 Bito Bit an bn cp cn 0 0 1 0 0 0 23多路复用器 多路复用电路如图3所示。 多路复用器用于将并行信号串行化。如图3(a)所示,木文设计采用了树型结构(tre architecture的多路复用器,原因是树型结构的可靠性最好。一个321多路复用器由5级 2:1多路复用器构成。其中,最后两级2:1多路复用器上作在10Gb/s以上的比特率,所以最 后两级2:1多路复用器采用了电流型逻辑( current mode logic,CML),而前三级21多路复用 器工作在相对较低的比特率,则由CMOS静态逻辑构成,如图3(b)所示。由于电流型逻辑 多路复用器可以差分输入差分输出,所以6个32:1多路复用器只需要3组电流型逻辑多路 复用器 国武花论文在统 http://www.paper.edu.cn anO:3|32:1616人u人 ap/0:317 16:8 4:2 AP MUX MUX MUX MUX 16:8 8:4 4:2 2:1 An MUX MUX MUX MUX MUX 加E0:3132:16 16 8 MUX MUX MUX MUX MUX hE:332:16 16 16:8 4 4:2 B MUX 16:878人MUX MUX MUX MU 16 CD20:32:16 g:4 4:2 CP cl0.:3132:1676LMUx MUX MUX MUX 16:8 4:2 2:1 MUX MUX MUX MUX MUX 1/2 1/2 @loGHZ 1/2 1/2 (a)32:1多路复用电路 Dout DoutB Dinu Dinos Din DinB CLK O CLKB (b)电流型逻辑多路复用电路 图3多路复用电路 24驱动电路 24.1主抽头 主抽头电路图如图4所小。 PAM4驱动电路的主抽头米用传统的LVDS电路结构,包括左边l驱动单元和右边 2驱动单元。通过上拉BN和CN,2驱动单元顶端的电流源可以被关断;通过下拉BP和 CP,底部的电流源可以被关断。当±RⅠ电平输出时,2/驱动单元将被关断,这样±RI电平就 可以只用I驱动单元产生,而不必通过两个驱动单元的电流进行抵消米产生。因为主抽头的 功耗和总电流成比例(P=DDoa),相对于采用电流抵消来产生土R电平的PAM4驱动电路主 抽头设计,本文设计中的主抽头功耗降低了1/3。/驱动单元和2/驱动单元的输入均为20Gb/s, PAM4主抽头输出的比特率为40Gb/s 国武花论文在统 http://www.paper.edu.cn VDD 2 CM Dout ∥N ①2r GND 图4主抽头电路图 242预加重抽头 传统预加重抽头采用与主抽头相同的电路结构。传统预加重抽头的输入为主抽头输入延 时一个单位时间间隔。驱动器输出电沇由预加重抽头和主抽头输出电流叠加得到,存在电流 抵消的情况,且颈加重抽头与主抽头同吋处于工作状态,会造成功耗浪费。具体实施方法可 参考文献 本文提出了一种新型的LVDS驱动结构,设计中的预加重抽头采用了该结构。预加重 抽头电路图如图5所示。山图可见,传统预加重抽头中的每一个电流源都被替换为了两个相 应的可开关电流源( switchable current source,SCS)。这些可开关电流源能够被3对差分信号 (AP、AN、BP、BN、CP和CN打开或关断。电流导引MOS管( current-steering transistor) 的输入信号为另外3对差分信号(AP1、AN1、BP1、BN1、CP1和CN1)。这3对差 分信号是由主抽头的输入经过延时模块延时一个单位时间问隔得到的。驱动单元的每一个支 路都被两组开关控制(电流导引MOS管和叮开关电流源),只有两组开关同时打开时才有电 流沇过。要使两组开关同吋打开,可开关电流源的控制信号和其延时后的相应信号(电流导 引MOS管的输入信号)必须是相反的高低电平。所以,只有在主抽头的输入信号发生电平转 换后的单位时间间隔内预加重抽头才会有电流流过。另外,图中VP和VDwN分别为PMOS 和NMOS可开关电流源的偏置电压,并且也是驱动电路主抽头相应电流源的偏置电压。 VDD AP Vup Cp AP V1 区 A AP I ANI CM BN I PMOS SCS DoutB Dout ANI BP CP/ AP CN VDOWN AP AN i NMOS SCS 图5预加重抽头电路图 以 PMOS SCS来说明可开关电流源的原理。可开关电流源的打开与关凘由一个静态上 拉/下拉电路( passive pull up/ down circuit)控制。当AP为高电平时,偏置电压通过传输门 国武花论文在统 http://www.paper.edu.cn transmISSion gate,TG),电流源打川。当AN从低电平变为高电平吋,传输门处于高阻状态, C的注入电流主要被C吸收,将MOS管关断。MoOS管栅极电压的变化Δgate表示为: △卩 (1) 式中,栅极电压的变化△定义为△ss-VoH-VoN,CP是MOS管的寄牛电容。在本文 的设计中,VoF为1.2V,VoN为0.8V,△/gace为0.4V。当△vgne的值确定后,可以根据式(1) 确定CP的取值。在实际的电路设计中,Cp的取值会比计算值小一些,以提高上拉/下拉电 路的速度和减小电路的动态功耗。 NMOS SCS利用相似的方法来实现,这种电路结构的可 开关电流源使得电路可以在高速下实现节省功耗的预加重。 24.3驱动电路功耗分析 若驱动电路输出的电流值为Ⅰ,为了在预加重时单位时间间隔内得到电流幅值为a 的电流值,传统的预加重要求上扣头和预加重抽头的输出电流大小分别为/+0.5a和0.5a。 然而对于本文设计所提出的预加重方案来说,主抽头和预加重抽头的电流大小要求分别为 和a。当输入信号的转换密度( transition density)为0.5时,与采用传统预加重方案的PAM4 驱动电路相比,本文设计所提出的预加重方案节省了百分比为0.5a/(+a)的功耗;与NRZ驱 动电路相比,本文设计所提出的预加重方案节省了白分比为(2-5a)(6/+6a)的功耗。不同顶 加重强度(a)下木设计所提出预加重方案的节省功耗比例如图6所示 80 60 40 20 .a VS NRZ -VS PAM4 0 图6本设计节省功耗比例 3仿真结果 本文提出的一种40Gbs带低功耗预加重结构的 LVDS PAM4发送器。本文设计和近年 来发表的发送器设计的参数对比如表2所小。收发器的供电电压为1.2V,PAM4发送器输 岀的最大单端摆幅为450mV,一个20GHz的损耗为20.,2dB的信道被用来仿真发送器,输 入为2-1的PRBS码。与原有方法相比,木文所提出的方法在功耗和单端输出摆幅方面有 明显优势。在没有预加重的情况下,信道输出端的眼图完全闭合;在有预加重的情况下,信 道输出端得到的眼图有120mV的眼图高度和30ps的眼图宽度,如图7所示。另外,预加 重抽头的电流大小可调节,这样就可以对不同特性的信道进行预加重。发送器的功耗为36 mV,相当于0.9pJ/b。 山国武论又在统 http://www.paper.edu.cn 图7(a)尢预加重时信道输入端眼图图7()有预加重时信道输入端眼图 图7(c)无预加重时信道输出端眼图图7(d)冇预加重时信道输出端眼图 表2发送器性能比较 相关设计 调制方式 驱动类 特速率/Gbs1 功耗/mW [4] PAM4 LVDS NRZ CML 2 [8 PAM4 20 [9 PAM4 CML 290 NRZ LVDS 15.6 NRZ CMI PAM4 LVDS 40 36 相关设计每比特功耗pb 工艺 nm 供电电压/V 单端输岀摆幅/Ⅴ 1875 18 [5 2.14 00 「8 5.15 90 1.0 4.8 2.5 400 1.2 0.9 450 结论 木文给出了一种40Gbs带低功耗预加重结构的LⅤ DS PAM4发送器的设计方案,并在 SMC65-mm⊥艺下实现。PAM4驱动电路采用了LVDS驱动结构来节省功耗和增加输出信 号的摆幅。预加重抽头釆用了改进的LVDS驱动结构,可开关电流源取代了传统LVDS驱 动结构中的电流源。预加重抽头只有在输出信号电平转换后的时间间隔内才有电流流过;当 输出信号没有电平转换时,预加重抽头没有电流流过。因此,本文的PAM4发送器设计消 除了传统预加重存在的浪费功耗的问题。 [参考文献] References) [1 Quadir N, Ossieur P, Townsend P D. a 56Gbis PAM-4 VCSeL driver circuit [CTET Irish Signals and Systems Conference. Rostock, Germany, 2012: 1-5 [2 Sinsky J H, Gnauck A, Kozicki B, et al. 42. 8 Gbit/s PAM-4 data transmission over low-loss electrical backplane [J]. Electronics letters, 2012, 48(19): 1206-1208 [3] HongHui, Lou Jia, Sun Lingling, et al. Design of 2Gb/s LVDS transmitter and 3 Gb/s receiver for optical communication in 0. 18 umCMOS tcchnology [C]HTEEE China-Japan Joint Microwave Confcrcncc. Hangzhou China.2011:1-3. 4 Jeong J, Lee J, Burm J. a CMos 3.2 Gb/s 4-PAM serial link transceiver [C]/IEEE InternationalSoC Design Conference. Busan Korea 2009: 408-411 [5] Wang Huaide. Lee J. A 21-Gb s 87-mW transceiver with FFE/DFE/analog equalizer in 65-nm CMOS tcchnology [J]. IEEE Journal of Solid-Statc Circuits, 2010, 45(4): 909-920 国武花论文在统 http://www.paper.edu.cn [6] Kim B, Stojanovic V. An energy-efficient equalized transceiver for rC-dominant channels [] IEEe Journal of Solid-State Circuits, 2010, 45(6):1186-1197 [7]Chen Mingdeng, Silva-Martinez J, Nix M, et al. Low-voltage low-power LVdS drivers [j]. IEEE Journal of Solid-State Circuits, 2005, 40(2): 472-479 8] Min B, Lcc K, Palermo S. A 20Gb/s triplc-modc(PAM-2, PAM-4, and duobinary transmitter U Microelectronics Journal, 2012, 43(10): 687-696 [9 Chiang Ping-Chuan, Hung Hao-Wei, Chu Hsiang-Yun, et al. 2.3 60Gb/s NRZ and PAM4 transmitters for 400GbE in 65nm CMOS [C]/IEEE International Solid-State Circuits Conference: Digest of Technical Papers. San Francisco. USA. 2014: 42-43 [10] Abugharbieh K, Krishnan S, Mohan J, et al. An ultralow-power 10-Gbits/'s LVDS output driver [j. Ieee Transactions on Circuits and Systems 1: Regular Papers, 2010, 57(1): 262-269 [1]马轩,王白强,10Gbs串行接口发送端电路的设计[.微电」学与计算机、2014,31(2):14-17 Ma Xuan, Wang Ziqiang. Circuit design for transmitter system of 10 gb/s SerDes J]. microelectronics Computer, 2014, 31(2): 14-17. (in Chinese)

...展开详情
试读 8P 论文研究-36mW2抽头40Gb/s四级脉冲幅度调制发送器 .pdf
立即下载 身份认证后 购VIP低至7折
一个资源只可评论一次,评论内容不能少于5个字
您会向同学/朋友/同事推荐我们的CSDN下载吗?
谢谢参与!您的真实评价是我们改进的动力~
  • 至尊王者

关注 私信
上传资源赚钱or赚积分
最新推荐
论文研究-36mW2抽头40Gb/s四级脉冲幅度调制发送器 .pdf 16积分/C币 立即下载
1/8
论文研究-36mW2抽头40Gb/s四级脉冲幅度调制发送器 .pdf第1页
论文研究-36mW2抽头40Gb/s四级脉冲幅度调制发送器 .pdf第2页

试读结束, 可继续读1页

16积分/C币 立即下载