论文研究-基于FPGA的HDB3编译码器设计 .pdf

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基于FPGA的HDB3编译码器设计,吴京京,,为了实现在FPGA中对HDB3编译码器的设计,本文采用插V、补B方法以及单极性变双极性控制模块实现了编码器部分,并采用双极性变单极性��
国科技论文在线 定,第·个“的极性由前“”码的极性决定,由于码的极性是自行交替的,所以后 面码的极性均可确定。第二种,若第一个四连前没有“”码,则第一个码的极性由 它的标识信号的初始值确定ε后边出现的“”码和码的极性均由第一个码的极性确定 输出均由位码表示。图是实现插“”功能的流程图 们ag<=(cn1〔<=1 first<=( d (<= codeouty<=d cnl<=cni(+ flag( c codeoutv<=f] codeoutv<=- first flaud<=1 flag flag=( codeoutv< =ty codeoutv<=-Y eodcoutv<-+vcodcoutv<=-V fagl<=1 flag]<=( flag]<=1 们ag1<= flag(<=d flag(<=( firsl<=1 图插“”模块的流程图 图中 表示插“”后的码元;记连个数:标志前一非码的极性 标识前一码的极性; 表示;“”表示 表 表示第一个码。 补“”模块的设计流程 在设计中,要把码及码的极性补到码流中,难点在于的极性是由现在时中的 橛性和过去时中前非码的极性来确定,并且要把码加在过去付中。若按上述的想法 用算法实现,难度较大,所以选用逻辑器件位移位寄存器实现。程序中使用了元件 例化语句用触发器连接组成移位寄存器。首先把经插“”处理过的信码放入到移位寄存 器里,在同步时钟的作用下,同时进行是否补“”的判决,等到码元从移位寄存器里出来 的时候,若需要补“”,则把的表示码直接赋值给移位寄存器的第四位;若不需要 补“”,就直接把移位寄存器的第三位的值传到第四位输出即可,即照原码输出。图 是补“”模块的流程图 国科技论文在线 starl codeouty deputy= the douty flask<=] faas,s=l <们a:=: codcouty b codeoutyh codeouty b codeouty codeouty codeoutvb codeoutyk<= codeullty deputy b codeouty flas<=( 图补“”模块的流程图 单双变换控制的设计流程 经过上述插“”、补“两个步骤之后,输入信码已经转换成 码,但是、实现 码是双极性码,所以在程序中必须把用三位表示的 和 转换成由两位码表小的、和码识别。图是输出控制码模块的流程图。 start cudeoutI=C M B or”v”or-17 Y Y codcout<=”00 codeouts-201 codeauds-110 end 图输出控制码模块流程图 单极性变双极性的硬件实现 上述的程序下载到 中最终的输出结果并不是 ,的多电平变化波形, 而是单极性双电平的信号。木设计中采用的单双极性变换的芯片是双四选一数模选择器 ”用“”代替,“”用“”取代。根据本插“”程厅的设计,输 入代码与插“”及插“”后的代码关系如表 表输入代码与插“插“”后的关系 Enter code and the relationship after inserting v inserting b 代码 插 插 国科技论文在线 由表得出单极性转换成双极性的电路图,如图所示: 图单双极性转换电路框图 其中 和 是来自 芯片 输出的两个引脚 为高位, 为低位。如图所示,当输入 ,选通 ,即把引脚上的输入电压通过引脚输出;同理,当输入 输出为引脚上的电压;输入为 输出为引脚上的电压 译码器的 设计 译码器的设计思想 根据 码的编码规则,脉冲的极性必然和前面非脉冲的极性一致。而当无 脉冲时, 码的脉冲是“”和“”交替变换出现的。而当连续出现两个“”或“” 时,若无误码时,则可知后一个一定是脉冲。因而可从所接收的信码中找到码,然后 根据加取代节的原则,在码前面的三位代码必然是取代码,在译码吋,需要全部复原为 四个连“”。只要找到码,不管码前面两个码元是“”码,还是个“”码,只要 把它们一律清零,就完成了扣和扣的功能,进而得到原米的二元信码序列,实现 码译码的模型如图所示 双单极性变换双相检测和扣扣 图 码译码器模型框图 因软件 不能在波形仿真中处理双单极性变换。因此,采用一个外部硬 件电路来实现双单极性的变换。 译码器的设计流程 根据译码器的译码原理,可以得到实现译码的程序流程如图所示。 国科技论文在线 开姅 ch=0? Y 系统清零 counIl<= countI hdl 3 data hdl 3 cata No coun110<-count10 0 cg= 0I 其余的移位输出 coun1ol=l:> ounty=I Nc计数器和栘位寄 Yes 存器全部清零 count]c-U] coun10<=10 re g <=1 Icounl10<=0 训数器和移位寄共余的移位输 存器全部清岺 其余的移位输性 <=re (结束 冬 码译码器的流程图 根据图可以看出, 码的译码器比较的简单,在其程序模块中,只有计“” 计数器 “”计数器 和一个位的移位寄存器所组成 仿真结果 编码仿真波形 编码器的波形仿真图如下图所示 R + Tie 174.2n5Irter 与cd彐out D 如X20140207120102X 602定20和2X07X02和@2间82@8和20 图编码器模块的时序仿真波形 在图中 表示码元输入,表示置位信号,表示时钟输入, 表示 编码输出(输出为刈相码),其中 可清楚地看出编码的结果(包括 结果中“”由“”表示,“”由“”表示,“”由“”表示,“”由“”表示, “”由“”表示,“”由“”表示,“”由“”表示。由所示波形图可知: 输入 输出 输出的代码与根据码编码原理算出来的代码完全一致,从码元的输入刭编码输 出的由一定的延迟,满足实时通信对延迟的要求。由此可知,此编码器的方案可行,系统资 国科技论文在线 源的占用率低,有利以后为系统进行升级优化 译码的仿真波形 不同输入序列译码时仿真波形如图所示 :Bns+ Time: 7.6ns Interval: 1.Ors 60.0ns 0 Or 一CLR → CEHDB DB3.DI BD E(m知间m间m知间红 图译码器模块的时序仿真波形 在图中, 为输入待解码的序列信号,为时钟信号, 为 解码输出。图中输入的序列为 输出的译码序列为 ,实现了正确译码 功能 由于 码的译码比较简单,在其译码系统中并没有采用模块化的设计,又由于在 的平台上并不能处玛负信号。因此,在整个码的译码系统中只有码的软 件部分。从仿真结果米看,正确实现了 码的译码过程。 结语 木设计根据 码的编译码原理,基于 语言,采用“至顶向卜”的方法来对 码建模,并在 实现 码的编译码器的设计。这种方法不仪给调试带来了方 便,而且软件开发周期短,成本低,执行速度高,实时性殂,升级方便,并可把该电路和它 的解码电路及其他功能电路集成在同一块芯片中,减少外接元件的数目,提髙集成度, 而且冇很大的编程灵活性和很强的移植性。 参考文献 潘松,黄继业技术实用教程京:科学出版社, 东占计(,,)卷积码的逻辑代数译码方法研究四川:四川大学出版社, 赵鑫,蔣亮等 与数字电路设计北京:机械工业出版社 亿特科技 应用系统设计与产品开发北京:人民邮电出版社 冻燕东等可编程器件应用开发技术北京:国防工业出版社, 李宗豪.棊本通信原理北京:北京邮电大学出版社, 北京:机械工业出版社 沈连丰,芝慧等信息论与编码北京:科学出版社 郑存芳,隋韦韦,丁丽华等基于技术的编码器的设计与实现 夏娜,蒋建国等信息编码与加密实践合肥:合肥工业大学出版社,

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