论文研究-基于FPGA/CPLD的多功能数字钟的设计 .pdf

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基于FPGA/CPLD的多功能数字钟的设计,付丽娜,,本文介绍了利用VHDL硬件描述语言结合FPGA/CPLD芯片设计多功能数字钟,并对整个系统的各个模块设计过程作了具体介绍。在MAX PLUS II开发软
国武技论文在线 http:/www.paper.edu.cn 计数模块的设计 秒计数模块 秒计数模块是一个60进制的加法计数器,与一般的标准计数器不同的是秒计数模块中 添加了调节秒的功能,当 RESET为高电平时就是秒的计数复位,当CLK0的上升沿到来时: SET为高电平时,通过SsET输入你想调整到的时间,就可达到调整秒的目的;SET不为高 电平吋如果SOUI<59吋就开始计数,其他情況吋SOUT从0重新丌始计数,同吋分计数模 块的驱动电平MEN输出一个高电平 分计数模块 分计数模坎也是一个60进制的加法计数器,同样添加了对分的调节功能,程序与秒计 数模块相似,当 RESET为高电平时就是分的计数复位,CLK是山秒模块输出的驱动电平, 用来驱动分计数模块的正常工作。当CLK为高电平时:SET为高电平时,通过MSET输入 你想调整到的时间,就可达到调整分钟的日的:SET不为高电平时如果MOUT<59时就开始 计数,其他情况时MOUT从0重新开始计数,同时时计数模块驱动电平HEN输出一个高电 时计数模块 吋计数模块是·个24进制的加法计数器,同样添加了对吋的调节功能,程序与秒计数 模块相似,当 RESEt为高电平时就是时的计数复位,CLK1是由分钟模块输出的驱动电平, 用来驱动时计数模块的正常工作。当CLKI为高电平时:SET为高电平时,通过HSET输入 你想调整到的时间,就可达到调整时的目的;SET不为高电平时如果HOUT<23时就开始计 数,其他情况时HOUT从0重新开始计数,同时日计数模块的驱动电平DEN输出一个高电 平 星期计数模块 星期计数模块如图7所示是一个7进制的加法计数器,同样添加了对星期的调节功能, 程序与秒计数模块相似,当 RESET为高电平时就是星期的计数复位,CLK3是由时模块输 出的驱动电平,用来驱动星期计数模块的止常工作。当CLK3为高电平时:SET为高电平时 通过DSET输入你想调整到的时间,就可达到调整星期的目的:SET不为高电平时如果 DOUI<6时就开始计数,其他情况时DOUT从0重新开始计数 日期计数模块 因每个月的天数不固定,有30天、31天、28天和29天之分,所以日期计数模块不是 标准固定的计数摸块,如图8所示,应该考虑到闰年、平年、大月和小月的问题。此模块由 时计数模块输出的日驱动信号来驱动DYEN,年是一个从2000开始的100进制计数器,月 是一个从1开始的12进制的计数器,当月计数满12时,YEN输出高电平,驱动年的计数。 经推算可知,在2000年到2099年间的闰年如表1所示 表12000年到209年间的闰年表 Tab 1 Between 2000 and 2009 the leap year table 2000 20042008 2012 2016 2020 2024 2028 2032 036 2040 2044 2048 20522056 2060 2064 2068 20722076 2080 2084 2088 20922096 3 国武技论文在线 http:/www.paper.edu.cn 刊年时2月有29大平年2月则为28大;1、3、5、7、8、10和12这7个月为31大, 其余各月为30天。所以计数要分28天、29天、30天和31天4种情况讨论。当天数满足要 求时,MEN输出高电平,驱动月的计数。 动态扫描及显示模块设计 译码模块 由于输入的时间数据A、B、C、D、E、F、H都为|进制整数,而显示管为共阴八段 数码管,所以必须把输入的秒、分、小时、星期、口、月、年的十进制数据都译成能在数码 管显示的八段显示码,才能在八段数码管上正确显示出相应的十进制数。十进制数对应八段 显示码的译码规则如下:“0”对应01111,“1”对应0000110,“2”对应10011,“3”对应 100111,“4”对应110010,“5对应1101101,“6”对应1111101,“7对应000011,“8” 对应111119对应110111。在MAX+ PLUS II上进行时序仿真,CIKX输入一时钟信 号,设置SET,对HIN、MIN、SI分别以初值为1、2、3进行总线顺序赋值, ALaRMHSET、 ALARMMSET、 ALARMSSET分别设置为7、8、9,进行仿真。可验证译码模块设计程序, 检验电路逻辑功能。 时间数据动态扫描模块 动态扫描利用的是人眼视觉暂留原理,只要扫描频率不小于24HZ,人眼就感觉不到显 示器的闪烁,使时间连续显示,所以 SEL CLK>24HZ。扫描信号决定某·时刻哪·个数码 管被点亮,也决定显示哪个时间数据。先设置一个16进制的计数器,计数器依次从0到15 加一计数,CON输出的值依次从0000到111,ⅹOUT输出的数据依次选择秒、分、小时 星期、天、月、年的个位和十位。在MAX+PIUSⅢ上进行时序仿真, SEL CLK输入一时 钟信号,设置X0=00001,Y000000,Z0-0000011,W00000100,A00000101, B0=0000110,C0=0000111,DO=0001000,E0=0001001,FO=0001010,G0=0001011 H0=0001100,J0=0001101,K0=0001110,L0-0001111,M0=0010000,验证时间数据动态 扫措模垬设计程序,检验电硌逻绀功能 闹铃模块 设计 闹铃模块完成两个功能:一是当时钟计数到整点时, ALARMOUT输出一个高电平使 LED灯亮;二是当SET=41时用 ALARMHSET、 ALARMMSET、 ALARMSSET来设置闹 铃,当时间到设置的时间时, ALARMOUT输出一个高电平使LED灯亮。 顶层设计 各功能子模块设计完成后,再设计顶层文件 DC. VHD,它主要是通过元件声明和元件例 化语句对各子模块进行调用来完成的 元件声明: COMPONENT元件实体名 PORT(元件端口信息) END COMPONENT 元件例化语句: 例化名:元件名 PORT MAP(端口列表) ⅤHDL程序片段如下 4 国武技论文在线 http:/www.paper.edu.cn COMPONENT FPSOOHZ PORT(CLKI: IN STD LOGIC FOUT: OUT STD LOGIC); END COMPONENT U8:上P500H∠ PORT MAP(CLK=>CLKQ,上OUI=>K); 因为各个模块都已编译仿真,设计正确,能够实现各个模块的逻缉功能,元件例化将设 计好的各个模块定义为一个元件,然后利用语句将各个元件连接起来,就组成了数字钟的电 路系统,数字钟的顶层连接图如图2所示。 A123133nb5232r-1105ydwy1 T-e:飞hysj +A LAipL1s 口三回的感应画遇囟的為團密感多Am—间 SET ReE fouLS. 一…, TETEs..aI 5..1 LLUU I LUuTLE.I xouT【6 分8日A与k 时i 某于m 「d顺如应。同B0灭以⊙1 选择芯片下载测试 为实现基于FPGA/CPLD的多功能数字钟设计,将程序下载到FPGA/CPLD芯片上 进行硬件测试。选择的目标器件为 Altera公司FLEX10K系列的 EPFIOKTC84-4。该系列采 用08μ m CMOS SRAM或0.65μ IM CMOS SRAM集成电路制造工艺制造。FLEX10K系列具 有的特点:(1)嵌入阵列EAB,可以完成许多宏函数如贮器、查找衣等;(2)在线 可重配置;(3)可预测在线吋间延迟的布线结构;(4)灵活多变的行列连线资源;(5) 3.3V和5V电源;(6)MAX+PLUS软件支持自动布线和布局;(7)功能丰富的LO引 脚;(8)低功耗,系统不工作时电流小于1mA;(9)多种封装形式。这里选择的 EPFIOK TO84-4不仅具有上述的特点,而且应用广泛,价格大众化,具有84个引胭,满足 数字钟程序对硬件的要求,能够实现所设计的功能。 在MAX+PLUS∏上把器件管脚设定好后,将稈序再编译一次,最终生成可以下载的 目标文件。将器件设定的相应管脚和数码管驱动电路进行连接,最后将目标文件下载到 EPFIOK TO84-4芯片上,数码管正确显小星期、时、分、秒、年、月、日如图3和图4所小, 并且通过控制信号可以实现时间的调整。 国武技论文在线 http:/www.paper.edu.cn 3星期、时、秒、分的显示 图4年、月、日的显示 hig3 The display of D)、hM、s Fig 4 The display of date 结论 仿真和测试结果表明,采用使件描述语言和 FPGACPLD芯片相结合进行数字集成电路 的设计比较简单方便,EDA技术的发展在一定程度上实现了硬件设计的软件化。 基于FPGA/CPLD的数竽钟的设计采用硬件措述语言VHDL语言作为设计输入,可以 在数字钟设计的各个阶段、各个层次进行计算机模拟仿貞,保证设计过程的止确性,从而大 大降低设计成本,缩短设计周期,不承担投片风险。ⅤHDL也是文档型的语言,所以简化了 设计文档的管理。全方位的利用计算机自动设计、仿真和测试技术。数字钟采用纯硬件系统, 可靠性高,可移植性强。 参考文献 [1]侯伯亨,顾新VHDL硬件描述语言与数字电路逻辑设计[M西安:西安电子科技大学出社,2001 [2]刘皖,何道君,谭明FPGA设计与应用[M]北京:清华人学出版社,2006.6 [3]卢毅,赖杰VHDL与数字电路设计[M北京:科学出版社,2002 [4]张亦华,延明,肖兵数字逻辑设计实验技术与EDA工具M]北京:北京邮电大学出版社,2002. [5]阎石数字电子技术基础M]北京:高等教育出版社,2005 [6]陈荣,陈华ⅤHDL恭片设计[M]北京:机械工业出版社,2006 [门]陈茂源基于ⅤHDL语言的数字钟设计[长江大学学报:白然科学版,2008,5(1):坦工:255 [8]樊永宁等基于ⅤHDL的多功能数字钟的设计[工矿白动化,2006,6:9294 [9]张强,万敏,刘可薇基于FPGA的多功能数字钟的设计与实现口]终验与交流,2008,6:103-104

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