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论文研究-CMOS快速锁定锁相环的设计 .pdf 评分

CMOS快速锁定锁相环的设计,王丽,张章,本文采用SMIC 0.18μm的标准CMOS工艺,基于三阶电荷泵锁相环结构,设计了一种用于产生1GHz时钟的快速锁定锁相环电路。本文通过在传统的�
山国武技记文在 根据上面讲述的带宽调整原理,可用状态逻辑图表示两个电荷泵的控制信号以使于分 析,逻辑图如图所示。因为实际电路中电荷泵采用的是互补开关,所以每个电荷泵有四个 控制信号,电流源由及亡的互补信号控制,电流沉由及它的互补信号控 制。虽然的工作原理决定控制信号是周期性的,但仍可用逻辑代表开关闭合状态 逻辑代表开关断开状态,以方便于标记状态。 代表由此信 号控制的电荷泵电流源开启、电流沉关闭,电荷泵处于充电状态; 则表示由此信号控制的电荷泵电流源开启、电流沉关闭,电荷泵处于放电状 态;和信号用来判别相位差是否大于设定值,当相位差大于设定值τ时, 当相位差小于设定值τ时 。控制模块应根据锁相环锁定过程中的相位差超前 还是滞后、超前或滞后是否大于设定值的不同情况,产生出需要的控制信号。控制信号需要 能够控制锁相环向环路锁定的方向推进并且加快这种锁定过程。 控制信号和信号控制信号 充 相位差大 设放 值状 充 差 于 图电荷泵控制信号逻辑图 控制模块的原理和实现 可实现上述控制逻辑的电路图如图所示,包括产生控制信号的电路,相位 差判别信号和的产生电路以及由这两个电路组合实现的电荷泉的控制电路。 图所示电路的时序图由图给出,为了简化作图,图省略了互补信号和 并且只画了参考信号超前于反馈信号的情况。由图可知,信号和的状态由三 态决定,三态由两个触发器和·个用来复位的与门构成。当参考信号的上 升沿到米时,信号变为高电平,当反馈信号的上升沿到来时,信号变为高电平。 当信号和都为高电平时,将通过与门对两个触发器进行复位,信号和被复 位为低电平。信号 的状态与信号和的状态相同,这样的输出信号、 (和 就包含了两个输入信号之间的相位差信息并可实现对电荷泵的 控制。复位回路中的延迟用来减小三态的死区问题。图中虚线部分用来产生相位差 判别信号。信号在信号和中有一个为高电平时就为高电平,但要延迟τ个时间 信号在信号和都为高电平时才为高电平。所以当两个输入信号相位差大于τ时,时 钟信号落后于信号,此时触发器输出高电平 ),当两个输入信号相位差 小于τ时,触发器输出低电平 ()。信号 的状态由 信号 山国武技记文在 和 信号组合实现,因为 信号的情況是随相位差超前还是滞后变化的,而 信号的情况是随相位差超前或滞后的量知否大于设定值而变化的,所以他们的组合 输出能实现四种不同的输出状态。图中虽然没有画出参考信号滞后反馈信号的的情况,但 是分析电路逻辑可知,在相位差滞后的情况下,的控制逻辑发生相应变化,仍然符合要 求 DCP QN h少>D|D DCP Q P 图 和辅助控制模块的电烙图 相位差大丁T 相位差小于r 图和辅助控制模块的电路图 压控振荡器 目前锁相环中应用较为普遍的压控振荡器辶要有环形振荡器和电感电容( 刑 振荡器两种。型振荡器理论上由于其高值的片上电感而具有更好的噪声性能,但是片 山国武技记文在 上电感要占用大量的面积,同吋制作高值的电感也并非易事,有吋甚至需要额外的制作 工艺。相比之下,环型振荡器的结构更加简单、易于集成,完全能够满足左右的频率 要求,所以本电路中采用延迟单元级联的环形振荡器的结构,每一级延迟单元的电路图 如图所示。延迟单元中把输岀端与反馈管交叉相连形成栓锁结构,可以加快信号转换速度。 负载管与反馈管并联,通过改变负载管栅端电压达到电压控癿震荡频率的目的。此种结构还 可以通过与负载管串联一个形成辅助输入端。利用图中的延迟单元可以级联成双 环路的振荡器结构,主输入端和输出端连成一个环路,辅助输入端和输岀端连成另一个环路。 这种双环路振荡器结构可以进一步提高振荡器的工作频率。 图压控振荡器延迟单元 仿真结果 在 环境下对锁相环电路进行仿真验讦,电路基于 凡 工艺,电源电压为 参考频牽为,分频比为。对控制模块进行瞵态仿真 和模块仿真结果如图所示。可以看到初始阶段两个电荷泵控制信号冋步,随着相位 差的遂渐减小,相位差判别信号和在接近锁定状态时发生眺变,此后电荷泵的 控制信号变为,电苘泵被关闭不再参与L作,此时电荷泵的控制信号仍然正常, 锁相环控制信号按照预期状态变化 图和馍块仿真结果图 山国武技记文在 锁相环巾的仿真曲线如图所示,振荡器的输出范围大约为 增益 为 ,振荡器增益由线在 的输出频率范围内线性度良好。 15,20:5 ⊙ ,75172|9,760356 图压控振荡器增益曲线 控制电压的瞬态仿真结果如图所示,图中上方曲线是没有加快速锁定环路的 振荡器控制电压变化曲线,可以看出,锁定时间大约μ。下方曲线是加入快速锁定环路的 振荡器控制电压变化曲线,锁定时间人约为μ。可见加入快速锁定环路可以有效的减小 锁相环的锁定时间。 图振荡器控制电压仿真结果 锁相环参数指标总结,如衣所示: 表锁相环性能总结 电源电压艺参考频率 增益分频比锁定时间 山国武技记文在 结论 本文基于 μ的工艺,实现了一款可以实现快速锁定功能的 锁相环时 钟电路。本电路通过选取合适的锁相环拓扑结构,优化环路参数,増加辅助控制模块在锁定 过程中动态调整环路带宽旳方法实现快速锁定的目的。仿真结果显小,増加辅助模块的锁相 环锁定时间显著降低。 参考文献 um CMOSICI

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论文研究-CMOS快速锁定锁相环的设计 .pdf

CMOS快速锁定锁相环的设计,王丽,张章,本文采用SMIC 0.18μm的标准CMOS工艺,基于三阶电荷泵锁相环结构,设计了一种用于产生1GHz时钟的快速锁定锁相环电路。本文通过在传统的�

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论文研究-0.001 3 mm2自动频率校正算法电路的设计及应用.pdf

在高速串行接口PCIE2.0的设计中,为了保证数据传输的正确性,数据串行传输的工作时钟需要在很短的时间内完成锁定。为了减小锁相环的锁定时间,提高时钟稳定性,在传统的顺序搜索自动频率校正算法电路的基础上,提出了一种新的二进制搜索算法校正电路,并且应用于5 GHz的锁相环中,最大校正时间为22.5 μs。锁相环在SMIC 55 nm CMOS工艺下流片,SS工艺角下,AFC电路的面积为0.001 3 mm2。经测试,锁相环能够快速锁定,性能良好。

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