论文研究-基于CPLD的HDB3码编码器设计 .pdf

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基于CPLD的HDB3码编码器设计,何辉,张林,HDB3码(三阶高密度双极性码)是数字传输系统中常用的码型,HDB3码具有低频分量小和无直流分量,提取时钟方便和较好的抗干扰能力等�
国科技论文在线 http:/www.paper.edu.cn HDB/AMI CTX RANSMITTER +HDB3 OUT NRZ-I CODER HDB3 OUT ENCODER CKR LTE +HDB IN RECEIVER DECODER NRZ-OUT HDB3 IN CRX DECODER REQUIRES CLOCK RECOVERY CIRCUIT ERROR ERR DETECT AIS DETECT AIS RAIS 图2C22103内部结构框图 652HDB3编码的实现 2.1编码流程 HDB3码的编码分以下几个步骤来进行。首先考虑将其中的某些0变为V。用四个移 位寄存器来判断是否连续有4个0送入,如果有4个连0产生,就用1去取代最后一个送入 的0。(2)然后设置T触发器来计两个V之间的1的奇偶性,如果两个之间的1为偶数 70则产生一个置位信号将第一个0用1来取代,如果是奇数就保持0不变。(3)最后确定各 个1(包括产生的V、B)的符号。除了破坏性码V与前面的1保持符号不变外,其余均变 换符号。仍然使用T触发器來控訇Ⅰ的翻转,另外确定是否是Ⅴ,这样就能很好的控制符号 的翻转了。编码流程图如图3所示。 国科技论文在线 http:/www.paper.edu.cn 输入数据中 是否有4′ 将最后个0变成 两个V之间的1的奇偶~ 偶 O用1取代 判断所有的1是 交符号 图3编码流程图 22原理图设计及说明 在MAX+PLUS中采用原珥图设计方法来实现编码,编码的原理图分为以下四个部分问 1V信号产生电路,如图4所示。 2 orr r NR Z D NRZ se日 CLP NRZ cpl rzn NRO NRO 图4V信号产生电路 原始的输入信号nrz00经过一个D触发器得到一个与时钟上升沿对齐的NRZ0信号。 NRZ1与经过移位寄存器产生的Q3,Q2,Q1信号相与之后产生V0控制信号。当NRZ1与Q1, 85Q2,Q3都为0时,V0就产生一个低电平,低电平与NRZ0信号一起产生V信号,用V信 号置换」四个连0信号中的第一个0得到」NRZ1信号。 2B信号产生电路,如图5所示 4 国科技论文在线 http:/www.paper.edu.cn TFF DFF NRZ MAXlo v 62 se日 MAXlo 图5B信号产生电路 90 NRz0信号输入到T铀发器的T端,当NRZ0为高电平时,时钟上升沿到来一次MAX1 信号就翻转一次。将V0信号送到T触发器的清零端,这样,MAX1信号只是在两个V0为 低电平之问才翻转。当V0(低电平)之间的1的个数为奇数时MAX1就输出高电平,当 V0(低电平)之间的1的个数为偶数时MAX1就输出低电平,MAX1信号经过两个周期的 95延迟与Q3信号同步,当MAX1为低电平并且V0也为低电平时就产生个低电平的有效 SetB(0)信号去将Q3的0信号替换为1信号。如果MAX1为高电平或是V0为高电平时 就使得SetB信号为高,这样就让Q3通过。最后就得到了产生了V和B的NRZ2信号 3符号判断电路,如图6所示。 Cc NRZ4 了2 c7m… nHDB3 3 max3 NRZ N了2 2 OUTPUT HDB3 CLRN CLRN CLRN LRN CLRN 10 图6符号判断电路 NRZ2信号与反相吋钟相与得到了归零的NRZ3信号。利用NRZ3的上升沿来使MAX2 国科技论文在线 http:/www.paper.edu.cn 翻转。NRZ2比NRZ0延迟了4个周期,V0信号也要延迟4个周期来形成控制信号voc。 NRZ3信号输入到T触发器的时钟端,voc信号输入到T触发器的T端。只有voc为高电平 105时,NRZ3信号的上升沿才导致符号控制信号MAX2翻转,V0为低电平时,MAX2暂停翻 转一次,这样就可以产生两路正负极性不同的信号pHDB3, nHDB3。 4单双极性变换电硌此电路部分用4052芯片实现。4052是双4路模拟开关。其选通表 如表1所示: 110 表14052选通表 I INHIBIT x oy 1x,1y 1 2X,2y x, 3y None 4052的 INHIBIT(6脚是使能端,低电平有效。9,10脚为A,B选路信号。phdb3、nhdh3 分别从4052的A、B两路输入,从X通道输出HDB3信号。当AB为00时,选通x0通道 115x通道的HDB3码输出0:AB为01时选x2通道,x通道的HDB3码输出负一5V;AB为 10时选通x1通道,ⅹ通道的HDB3仍输出十5V;AB为11的情況个为在绲码种出现,这样 就完成」单双极性的变换。 3软件仿真及下载 在MAX+PIUSⅡ中通过原理图编译后,就可以进行软件的仿真了。反复输入 12010000101000011001000列进行软件仿真,得到如图8的波形图文件。cp为位同步时 钟信号,NRZ0为要编码的数字序列,NRz2是产生了V和B的数字序列,nHDB3,pHDB3 为HDB3码的两路极性信号。其经过单双极性变换后就可以产生HDB3码。另外输入序列 10000100001100001100011仿真结果也正确 2000ns 400 Ons 600 Ons BOO. Uns 1.Ous 1.2us NRZD 1 NRz 0 HDB3 0 o pHDB3 0 125 图8仿真图 软件仿真结果正确,通过JAG口将pof文件下载到CPLD中观察输出的波形,波形显 示编码正确问 4结论 130 本设计能很好的完成HDB3码的编码。数字信源p1.4∏产生周期为64uS的位同步信 弓,p1.3∏输出宽度为64μS的脉冲序列。脉冲序列与位同步信号送入CPLD对应的引J。 国科技论文在线 http:/www.paper.edu.cn 用示波器观察pHDB3,nHDB3∏得到很好的波形输出。将pDB3,nHDB3输出到4052的 A、B两路,观察4052的Ⅹ输出通道得到具有正负极性的HDB3码波形。 在调试过程屮出现了很多没有遇到过的问题,在原理图编译仿真通过之后出现了CPLD 135的输出不对的情况,后经过老师的指导,发现问题原来出在D触发器的置0端和置1端悬 空造成的。这两个问题都是由于缺乏实际经验造成的,在以后的学习工作中都应该加强理论 与实践的结合,这样才能将所学的知识牢固的掌握。 参考文献]( References) 140[1]宋万杰,罗丰,吴顺君.CPLD技术及应用M.西安:西安电子科技大学出版社,2000 樊昌信,张甫翊,吴成柯.通信原理[M.北京:因防科技出版社,2001 [3] Altera corporation. Designing with MAX+PLUS II. 1998 [4]康华光,邹寿彬.电子技术基础[M]北京:高等教育出版社,1998 [5]陈光东,赵性初.单片微型计算机原理与接口技术M]武汉:华中科技人学出版社1999 145[6杨忠煌,黄博佼,李文昌.单芯片8051实务与应用[MⅥ.北京:中国水利水电出版社,2001.

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