论文研究-基于FPGA的FSK调制解调器的设计与实现 .pdf

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基于FPGA的FSK调制解调器的设计与实现,库亚晓,,以往的移频键控调制解调器采用“固定功能集成电路 连线”方式设计,集成块多,连线复杂,容易出错,且体积较大。为解决上述问题��
取国科技论在线 FSK 带通滤波 整形 鉴频 判决 解调输出 图3非相|FSK解调原理框图 载波信号经过带通滤波后整形成宽带不同的方波,这些方波代衣不同的码元;鉴频器确 定对应载波频率,根据频率判决对应码元,实现SK解调涉及的技术问题比调制难度大, 一般要仗用带通滤波器、倍频器、锁相环笭,电路较为复杂。 来实现 设计原理 设计的调制解调器时钟为6MHz,最大通信速率为28Kbps,中心频率29225KHz,带宽 25KHz。“0信号31.25KHz,“1”信号2884KHz。为完成FSK调制解调器的发送与接收,FPGA 芯片应完成的逻辑功能框图如图4所示。 图4上半部分为发送电路週辑框图,下半部分为接收电路逻辑框图。其中隔离部分 用」阻抗变换及抗十扰,有源带通滤波器及放大电路用 LATTICE公司的最新在系统可编程 模拟器件 ispPAO10实现, ISpPAC10无需外接阻容元件,同时也可以在系统调整有关参数 0、 四位可预置 正弦波 TXD 进制减计 正弦波 放大器 隔离 数器 合成器 TE 系数时钟 发送 6MHZ 接收 0 正弦波 有源带 synp 计 Ol RXD 同步 隔离 迸滤波 数Q2判别 脉冲 放大整 syn Q3 锁存 发生 电路 形 器 图4逻辑功能框图 发送部分 四位可预置二进制减计数器 四位预置数据输入端D3D2D1D0中,D3D2D1固定接为“110,D0接要发送的数据, 当D0为“0”时,实现对系统时钟的12分频(1100,当D0为“1”时实现对系统时钟的13分频 (1101)。计数器回零时从借位输出端B0回送置数输入端Load,重新开始计数,分频信号送 往正弦波合成器。 取国科技论在线 仿真结果如下图所示: B…1R xt31000 10 dial: B 图5四位可预置二进制减计数器仿真结果 正弦波合成器 正弦波合成器由八位串入并出移位寄存器和对应权电阻网络构成;八位串入并出移位寄 冇器接成串行扭环移位计数器,它有一个串行数据输入端Din,一个时钟输入端clk,一个 输入数据使能端EN,一个复位输入端 RESET,一个8位数据输出端qout,其中时钟clk 米自四位可预置计数器输出3Din接“1”, RESET受发送允许信号I控制。清零后q0q7 从0000000000001->00000011→→llIl→1l10-1lll100÷1000000 000,共16个脉冲经权电阳后迭加形成一周期正弦波,同时对输入时钟16分频,正弦波 经放人后终隔离发送出去。 当IXD为0时,合成正弦波频率为。=6MHz/12×16=31.25KHz;当1XD为“1”时,合 成正弦波频率为1=6MHz/13×16=28.84KHz,也就是说发送“0”需12×16-192个时钟周期 发送“1”需13×16-=208个时钟周期 仿真结果如卜图所示: Name t11011001000×1000 R8 图6正弦波合成器仿真结果 接收部分 同步脉冲发生器 接收到的数据经隔离后,送至有源帶通滤波放大电路,并整形为方波信号,再送至同步 脉冲发生器 sandin端,对应于所收信号的每个周期形成一个时钟周期的正极性与系统时钟 取国科技论在线 相同步的信号脉冲smpl,它与接收信号周期相对应。同步脉冲发生器由时钟输入端clk, 脉冲输入端 sandin,脉冲触发前后沿选择端pos-N和同步脉冲信号输岀端sηl、syp2组 成。其中 synpl送往0、1判别锁电路,synp2送往计数器清零端,且syp2比sypl迟 个系统时钟脉宽 仿真结果如下图所示: P ine bar r01:r 15 153 81 图7同步脉冲发生器仿真结果 计数器 计数器由二个四位二进制计数器构成,用来对系统时钟信号计数。在两个计数器之间插 入一个反相器,每当symp2到来时对计数器清零,相当于预置一个常数“8”,同时开始下 轮计数,后一级计数器计数值就反映出接收信号的宽度。计数值与输入信号的频率关系见表 表1计数器与输入信号的频率关系 预置值计数值 脉冲数 频率范围 意义 192~207 184~199 30.15K~32.61K 8 208~223 200~215 2790K~30.00K 17 表1中的计数器是指接受部分计数器对应一个0或1所计的脉冲数,脉冲数是发送部分 发送一个0或1所需脉冲个数,频率范围依据系统时钟6MILz及脉冲数计算所得。 由表1知,发送“0信号时的发送频率31.25KHz及发送“1”信号的发送频率2884KHz 被接收的频率覆盖并目允许二者异步所形成的误差;只要计数值在192~207之间(0OOH~ 0CFH),0、1判别锁存电路输出应为“0”:计数值在208~223之间(ODO~0DFH),0、1判 别锁存电路输出应为“1”。 判别锁存电路 由计数器部分知,每当同步脉冲 synpl到来吋,计数值高四位如为OCH(1100)或 0DH(101)则0、1判别锁存电路应输出“0或“1”,即解调出“0”或“1”,其余状态维持不变。 0、1判别锁存电路由一个时钟信号输入端clk,它米自于同步信号脉冲symp1,四个数 据输入端3in、2in、1in、o-in来自于计数器输出端32 一个解调数据输 出端q,当同步时钟信号symp1到来时,若321=110,则q=。 仿真结果如下图所示 取国科技论在线 5].3r 4 In 1 TO n Ts 图80、1判别锁存电路仿真结果 结束语 本文介绍了种用现场可编程门阵列来实现移频键控调制解调的方法以及其实现过程。 采用Ⅴ erilog hdl语言进行设计,具有良好的可移植性。基于语言的设计方法简单而且独立, 它允许设计者根据工艺的改进情况米改变或更新自己的设计。基于HDL的综合方法是现代 工业上采用的上流设计方法。 本设计中,元器件使用了1片 Lattice公司的FPGA芯片 IspLST1016,1片系统可编程模 拟芯片 ispPAC10,以及少量分立原器件,有效地缩小了线路板面积,增加了系统的可靠性, 同时也大大降低了成本。由于使用 isplSI1016、 ispPAC10芯片,可随时在线更改逻辑设计 及有关参数,充分体现了现场可编程器件的优越性 随着FPGΔ集成规模的不断提高,许多复杂的数学运算己经可以用FPGA来实现,利 用FPGA技术实现系统的设想即将变为现实。但是木设计中也存在许多不完善的地方,如集 成电路内缺陷成团机哩及其对集成电路成品率的影响,FPGA内缺陷成团对片內冗余容错电 路可靠性会造成·定的影响等,因此本设计方法还有待于进步研究和完善。 参考文献 黄再银FP(iA的作原理及共应用以」电子世界,2003(2):4749 [2]刘凌,胡永生数字信号处理的FPGA的实现[M]北京:清华大学出版社,2003 [3] Michael D Ciletti Advanced Digital Design With the verilog HDL[N北京:电子工业出版社,2004 [4]王金明数字系统设计与 Verilog HOlly北京:电子工业出版社,2005 [5]谭会生,张昌凡EDA技术及应用[M]西安:西安电子科技大学出版社,2004 [6 PAN Song. Application foreground of CPLD/FPGa in electron design [] on technology apply 2002,7(2):44-48. LU Shao-qiang FPGA will gradualy replace ASICand ASSP[J Electron production world, 2000, 3(2): 67-74 [8]杨守良 Matlab/Simulink在FPGA设计中的应用[微计算机信息报,2005,21(23):98-99 9] Hanbo Lee, Gerald E Sobelman. Performance evaluation and optimal design for FPGA-based digit-serial DSP functions [] IEEE Com outcrs and Enginccring, 2003, 10(3): 40-48 [10 Donald E. Thomas, Philip r Moorby. The Verilog Hardware Description Language(Fourth Edition)[]. Kluwer Academic Publisher, 1998, 8(5: 89-91 取国科技论在线 Ku Yaxian Institute of Measurement and Control Technology, TaiYuan University of Technology, TaiY uan (030024) bstract The method of integrated circuits of fixed function with lines had been adopted but there are many integrated units, complicated lines, large volume in this system which makes errors easily. To resolve the problem, this paper introduces a basic principle which uses FPga chip to design FSK modem. The new method will reduce the system volume and the cost effectively and make the circuit more terse and reliable by using the lSI FPGa chip of lattice corporation as the core. At the same time, the verilog HDL-87 language description proposed in the system will make the circuit transplant into other systems much more easily and upgrade the production more possibly FPGA: FSK: Modem: Portability

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