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论文研究-PC主板Power Cycle的自动化测试 .pdf 评分

PC主板Power Cycle的自动化测试,夏念念,付宇卓,Power Cycle测试是常用的PC主板产品的稳定性测试手段,传统人工测试费时费力,自动化测试可提高研发效率。 本文以在PC主板研发工作中��
国武技论文在线 http:/www.paper.edu.cn 系统需求分析 系统核心功能是: 1)模拟专用诊断卡对LPC的80端口进行解码和记录 2)使用可编程定时器控制周期性的开/关机撫作 3)使用非易失性存储设备对每次川关机的自检结果进行记录。 4)CPLD和MCU之间,以及MCU和上位机之间的通讯。 LPC接口信号时钟速率33MHz,如果用MCU的GPIO模拟LPC总线,MCU的处理能 力必须在30PS( Instruction per second)以上。这个速度超过大多数MCU的处理能力,因此 80使用CPLD对LPC的80端口进行解码。但是CPLD的规模很难同时实现可编程定时器, 非易失性存储设备操作和同上位机通讯的复杂协议。所以将系统规划为髙速信号处理的 CPLD系统和负责实现定时器、记录结果、协议处理的MCU系统,并在者间设计中断控 制的通讯接口保证及时响应 系统还应该包含完整的用户界面,负责定时器的设置和测试结果的返回和显示。可以使用 上位机上运行的U程序实现上述功能。需要设计上位机和MCU之间的通讯协议。 ATX电源的控制逻辑如下 220VIN SVSB ower W PSON ATX Main owe 90 图1ATX电源的控制时序图 Fig.I ATX power control timing 3 国武技论文在线 http:/www.paper.edu.cn 3系统总体结构分析 开关机测试系统总体设计 Test pc PSON ATX UART Power sw LPC BUs Power IN 12v Power Supply Main power 注1 注2 Standb Power PC BUS DISPLAY CPLD LDO 3VSB SVSB Data bus INT TX RX UART PWR SW亚 ata bus INT0 SVS MCU I2C BUS eEPROM 12C bUs Thermal sensor 95 图2测试系统总体结构框图 Fig 2 Test system block diagram 注1:PC机控制ATX电源的方式为主板收到有效的 Power sw后将PSON置低,ATX收到 PSON的低电平后开始向主板提供供 Main power 注2:ATX电源具有 Standby和Main两组输出。 Standby电源在接入220V市电即提供SVSB 100输出。Main电源只有当PSON信号拉低时才会输出。 分系统规划 CPLD分系统:使用AHD编程,实现LPC接口80 port POSt code的解码和与MCU的 通讯。使用剩余的逻辑资源实现LED的扫描显小输出 105 MCU分系统:使用KeiC51编稈,实现和CPLD的通讯,和12C接口的传感器及 EEPROM 存储器的通讯,对待测PC的电源控制,和待测PC(上位机)的通讯 待测PC(兼作上位机):使用T℃2.0编程,运行DOS操作系统。所有设定的UI界面和 110测试结果会显小在待测PC的屏幕上。 4 国武技论文在线 http:/www.paper.edu.cn 自动测试流程 开始 自动廾启电源 侦听开机过程中 的待测机状态 判断待测机本次是 是否开机 测试失败 超时 否 记录错误和当 时待测机状态 是否收到待 测机反馈 是 判断待测机本 次测试通过 输出当前错误 记录供查看 自动关闭电源 是否等待 足够时间 是 否 图3测试流程图 Fig 3 Test flow chart 系统详细设计 电路设计 CPLD:EPM3064ATC4410(10ns3)MCU: STCIIFI02(18051核心門) 国武技论文在线 http:/www.paper.edu.cn 120 分系统设计 与 的通讯时序 CPLD和MCU通讯的时序如下图(以接到IRQ中断后从CPLD读1个字节为例): RD ADDR1 ADDRO DAIA3: 0 下X8乙X8乙 IRQ POST CODE received- 图4CPD接凵仿真结果 125 Fig 4 CPLD Interface simulation 当CPLD从PC端收到一个有效的80 port Debug Code后,CPLD自动拉低IRQ引脚通知MCU 取回当前的80 port Code进行存储,MCU收到此IRQ并对CPLD的寄存器做一次读操作后 CPLD自动释放RQ引脚。 Address( CPLD_A[1: o])Write 00 CPLD DISP REGO Last ports80coe低4位 CPLD DISP REGI Last ports80code高4位 10 CPLD DISP REG2 Reserved CPLD DISP REG3 Reserved 130 表2(PD寄存器定义 Tab. 2 CPLD register define 注:对CPLD内部同一地址进行读操作和写操作访问的是不同寄存器 显示输出 动态扫描输出4位7段共阳极数码管。4位共用a-g的7个笔划,使用 LED SEL[3:]各控制 135 个2N3906三极管分别为1位的公共阳极供电。使用GCLK分频获得扫描时钟,7段译码 在CPLD完成。 协议时序 在方案中,CPLD侦听主板LPC接上的通讯,截获其中所有发往80pot的 IO write操作 数据,而无需作为个实际存在的设备对主机进行应答,所以截获到数据后其余状态可以全 140部省略,直接进入等待下一个 Cycle的 Start状态。LPC协议时序仿真运行结果如下 FRAMEr 03 AA READY STATEM AT SAT 庾2k!1 图5LPC接口仿真结果 Fig 5 LPC Interface simulation 国武技论文在线 http:/www.paper.edu.cn 分系统设计 通讯接口数据传输设计 LPC接口80 port Debug读入采用了中断方式以保证及时响应,在单片机内设立了一个32Byte 的FIFO队列,保存最近32次值以便跟踪问趣出现时的流程 UART接口同样采用了中断方式,由于UART的速度比较慢,故采用了较低的中断优先级 150没立了一个16Byte的FIFO队列以防止丢失命令。 SMBUS并不处理实时数据2,无须采用中断。使用了一个16Bye的 Buffer以便较长的数 据写入或读取时使用(如 RECORD FAILE0函数会一次写入一条8字节的数据记录) 待测主机分系统设计 上位机/待测机和单片机之间的UART通讯采用1Byte命令+1Byte数据格式,从单片机的返 回值数量则和具体命令有关。命令包括 1.设定关机后等待开机的时间 2.设定开机超时时间 160 3.读取 EEPROM甲的错误记录 4.读取设备状态(测试循坏计数,未成功自检次数计数等) 5.控制命令(暂停计吋,清除错误记录,继续计吋等) 实验结果 165人机界面实验结果如下图6所示 国武技论文在线 http:/www.paper.edu.cn Power on off test prograM V1.8 Port=3f8H Int=4 吖ft爬=15 n time=8hde=R Test kit hardware counter Failed times 669区 Failed times detail (Read form EEPROH on power on off kit) Counter=6690 OffTime= 15 OnTime=0 Fai led 0 time(s) Page(1′1 Press any key with in 1 second(s) to stop restarting viewsoniC 图6人机界面 Fig 6 User interface 170 开关机测试设备如下图5所示,主要部件包括MCU,CPLD,LED数码管显示。 8 国武技论文在线 http:/www.paper.edu.cn MCU 日fP CPLdBadido 图7开关机测试设各 Fig 7 Power Cylce Test equi 将开关机测试设备连接到 ATATX电源控制主板上进行1000次电源开关机测试并录像进 行对比。结果如下: 1)定时控制正常运行1000次,无定时不准、提前烻延迟开机/关机的的现黎发生。 180 2)记录到PC主板木成功完成自检1次,故障时的 POST CODE正常记录并显示于屏幕 上,对比故障发生时录像内显示的实际 POST CODE,记录准确 回顾第·章提到的单次开关机测试需要的人力占用计算 Ttotal= T1+(T2+T3+T5+T6)X+T7+T4XN 经过改进后,T1,T2,T3,T4,T5,T6都被自动操作替代,所耗人力为0。而且T 的汇总由设备自动完成,所需人力缩短为60s。 按照典型值X=1000,N=5%计算,改进后的 Tota Ttotal=0+(0+0+0+0)1000+60+0100005=60s 对比之前占用的人力(13小时)改进后的人力占用(1分钟)是相当显著的效率提升。 9 国武技论文在线 http:/www.paper.edu.cn 结论 本文通过研究PC主板 Power Cycle测试的流程,分析了其中占用人力较多的过程,探 讨∫自动化测试的可行性,并完成∫基于LPC和UART的PC自动开关机测试/记录设备的 只体工程实现。 通过对完成的自动化测试设备进行实际应用坏境卜的测试跟踪,自动化改进后的人力占 用节省为传统测试手段的1780,较好地节约了PC主板研发测试过程中的人力占用,满足 了预计的性能,功能和可靠性要求。 参考文献 200[1]黄立胜.电脑故障诊断卡现代计算机续专业版),2001年,03期:1-2 [2]陈志列,庞观士,刘志永,沉航.基于FPGA的LPC-SA总线桥妾设计与实现[.工业控计算机,2011, 05:2 3」杨志鹏,工世尧,徐旭.基于CPID的单片机之间的通信接凵设计山.电脑开发与应用,2012,08:1 [4]alteracorp.AlteraAhdllanguage[ol].[2012-8-31].http:/www.altera.com 205[5]李飞,AHDL在数字电路设计的应用.四川联合人学学报(工程科学版),1998,06:15 [6]付慧生.复杂可编程逻辑器件与应用没计].徐州:中国矿业大学出版社,2003 [7Atmelcorp.Two-wireSerialEeprOmdatasheetol]-2012-8-31].http:/www.atmel.com 8 Altera corp. Altera MAX000A Programmable Logic Device Family Data sheet[OL -12012-8-31 http://www.altera.com 210[9]宏晶科技Stcllft2datasheetjol「2012-8-31l.htp:/www.stc-mcu.com [10]徐志军,徐光辉. CPLD/FPGA的开发与运用M].北京:电子工业出版社,2002 [11] Intel corp. Low Pin Count Inter fau ce specifically on[ol-[2002-8-1].http://www.intel.con 12] Philips corp System Management Bus (SMBus) Specification, version 2[OL].[2002-1-1] http:/www.philips.com 215 10

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