论文研究-基于预测缓存的低功耗TLB快速访问机制.pdf
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收稿日期： ２０１０唱１２唱１３； 修回日期： ２０１１唱０３唱０２ 基金项目： 国家“８６３” 高科技研究发展计划资助项目（２００４ＡＡ１Ｚ１０２０）
作者简介： 武淑丽（１９８７唱） ，女，河南周口人，硕士，主要研究方向为数字 ＩＣ 前端设计和验证（ ｆａｄｅａｗａｙ１０００＠１６３．ｃｏｍ） ；孟建熠（１９８２唱） ，男，博
士后，主要研究方向为高性能低功耗嵌入式处理器的设计与研究；王荣华 （ １９８５唱） ，男，博士研究生，主 要研究方向为嵌 入 式 处理器的设计 以 及 验
证；严晓浪（１９４７唱） ，男，教授，博导，主要研究方向为超大规模集成电路设计、ＶＬＳＩ 设计自动 化；葛海通（１９７２唱） ，男，高级工程 师，主 要 研究方向为
嵌入式处理器设计与验证．
基 于 预 测 缓 存 的 低 功 耗 ＴＬＢ 快 速 访 问 机 制
倡
武淑丽， 孟建熠， 王荣华， 严晓浪， 葛海通
（浙江大学 超大规模集成电路设计研究所， 杭州 ３１００２７）
摘 要： 基于存储器访问局部性原理，提出了一种基于预测缓存的低功耗转换旁置缓冲器 （ ＴＬＢ） 快速访问机
制。 该机制采用单端口静态随机存储器（ＳＲＡＭ） 代替传统的内容寻址存储器（ＣＡＭ）结构，通过匹配搜索实现全
相连 ＴＬＢ 的快速访问，在两级 ＴＬＢ 之间设计可配置的访问预测缓存，用于动态预测第二级 ＴＬＢ 访问顺序，减少
第二级 ＴＬＢ 搜索匹配的延时，并有效降低第二级 ＴＬＢ 访问功耗。 采用该机制明显降低了 ＴＬＢ 的缺失代价，当第
一级 ＴＬＢ 缺失时访问第二级 ＴＬＢ 的平均访问延时接近 １ 个时钟周期，约为原有平均访问延时的 ２０％，增加的面
积开销仅为原内存管理单元的 １畅８１％左右，具有低成本、低功耗的特征。
关键词： 内存管理单元； 两级转换旁置缓冲器； 内容寻址存储器； 静态随机存储器； 预测缓存； 快速访问； 低功耗
中图分类号： ＴＰ３９３畅０８ 文献标志码： Ａ 文章编号： １００１唱３６９５（２０１１）０８唱２９６４唱０３
ｄｏｉ：１０．３９６９ ／ｊ．ｉｓｓｎ．１００１唱３６９５．２０１１．０８．０４５
Ｆａｓｔ ａｎｄ ｌｏｗ ｐｏｗｅｒ ＴＬＢ ａｃｃｅｓｓ ｍｅｃｈａｎｉｓｍ ｗｉｔｈ ｐｒｅｄｉｃｔｉｏｎ ｂｕｆｆｅｒ
ＷＵ Ｓｈｕ唱ｌｉ， ＭＥＮＧ Ｊｉａｎ唱ｙｉ， ＷＡＮＧ Ｒｏｎｇ唱ｈｕａ， ＹＡＮ Ｘｉａｏ唱ｌａｎｇ， ＧＥ Ｈａｉ唱ｔｏｎｇ
（ Ｉｎｓｔｉｔｕｔｅ ｏｆ ＶＬＳＩ Ｄｅｓｉｇｎ， Ｚｈｅｊｉａｎｇ Ｕｎｉｖｅｒｓｉｔｙ， Ｈａｎｇｚｈｏｕ ３１００２７， Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ： Ｔｈｉｓ ｐａｐｅｒ ｐｒｏｐｏｓｅｄ ａ ｆａｓｔ ａｎｄ ｌｏｗ ｐｏｗｅｒ ＴＬＢ ａｃｃｅｓｓ ｍｅｃｈａｎｉｓｍ ｗｉｔｈ ｐｒｅｄｉｃｔｉｏｎ ｂｕｆｆｅｒ ｂａｓｅｄ ｏｎ ｍｅｍｏｒｙ ａｃｃｅｓｓ ｌｏ唱
ｃａｌｉｔｙ ｐｒｉｎｃｉｐｌｅ， ａｎｄ ｄｅｓｉｇｎｅｄ ａ ｔｗｏ唱ｌｅｖｅｌ ＴＬＢ ｓｔｒｕｃｔｕｒｅ ｉｍｐｌｅｍｅｎｔｅｄ ｂｙ ＳＡＲＭ ｉｎｓｔｅａｄ ｏｆ ＣＡＭ ｔｏ ａｃｈｉｅｖｅ ｆａｓｔ ａｃｃｅｓｓ ｏｆ ｔｈｅ
ｆｕｌｌ ａｓｓｏｃｉａｔｅｄ ＴＬＢ．Ｂｅｔｗｅｅｎ ｔｈｅ ｔｗｏ ｌｅｖｅｌｓ ｏｆ ｔｈｅ ｉｎｔｒｏｄｕｃｅｄ ＴＬＢ， ａｎ ｉｎｄｅｐｅｎｄｅｎｔ ａｎｄ ｈａｒｄｗａｒｅ ｃｏｎｆｉｇｕｒａｂｌｅ ｐｒｅｄｉｃｔｉｏｎ ｂｕｆｆ唱
ｅｒ ｗａｓ ｄｅｓｉｇｎｅｄ ｔｏ ｄｙｎａｍｉｃａｌｌｙ ｐｒｅｄｉｃｔ ｔｈｅ ａｃｃｅｓｓ ｓｅｑｕｅｎｃｅｓ ｏｆ ｔｈｅ ｓｅｃｏｎｄ ｌｅｖｅｌ ＴＬＢ， ｗｈｉｃｈ ｃｏｕｌｄ ｒｅｄｕｃｅ ｉｔｓ ａｃｃｅｓｓ ｐｅｎａｌｔｙ
ｗｈｅｎ ｔｈｅ ｆｉｒｓｔ ｌｅｖｅｌ ＴＬＢ ｍｉｓｓｅｄ ａｎｄ ｓｉｇｎｉｆｉｃａｎｔｌｙ ｒｅｄｕｃｅ ｔｈｅ ｄｙｎａｍｉｃ ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ ｗｉｔｈ ｌｉｔｔｌｅ ｃｏｎｔｒｏｌ ｌｏｇｉｃ．Ｅｘｐｅｒｉｍｅｎｔ
ｓｈｏｗｓ ｔｈａｔ ｃｏｍｐａｒｅｄ ｗｉｔｈ ｔｈｅ ｔｒａｄｉｔｉｏｎａｌ ｔｗｏ唱ｌｅｖｅｌ ＴＬＢ ｓｔｒｕｃｔｕｒｅ， ｔｈｅ ａｖｅｒａｇｅ ａｃｃｅｓｓ ｃｙｃｌｅｓ ｏｆ ｔｈｅ ｓｅｃｏｎｄ ｌｅｖｅｌ ＴＬＢ ａｒｅ ａｂｏｕｔ
２０％ ｏｆ ｔｈｅ ｔｒａｄｉｔｉｏｎａｌ ｏｎｅ， ｗｉｔｈ ｏｎｌｙ １．８１％ ａｒｅａ ｉｎｃｒｅｍｅｎｔ， ｗｈｉｃｈ ｓｕｐｐｏｒｔ ｌｏｗ ｐｏｗｅｒ ａｎｄ ｌｏｗ ｃｏｓｔ ｅｍｂｅｄｄｅｄ ａｐｐｌｉｃａｔｉｏｎ．
Ｋｅｙ ｗｏｒｄｓ： ＭＭＵ； ｔｗｏ唱ｌｅｖｅｌ ＴＬＢ； ＣＡＭ； ＳＲＡＭ； ｐｒｅｄｉｃｔｉｏｎ ｂｕｆｆｅｒ； ｆａｓｔ ａｃｃｅｓｓ； ｌｏｗ唱ｐｏｗｅｒ
０ 引言
当前的高端嵌入式处理器均在片内集成了内存管理单元
（ＭＭＵ），它是支持虚拟处理器的核心部件，实现虚拟地址到物
理地址的映射、存储访问权限的控制以及地址属性的设置等功
能。 其中，转换旁置缓冲器（ｔｒａｎｓｌａｔｉｏｎ ｌｏｏｋ唱ａｓｉｄｅ ｂｕｆｆｅｒ，ＴＬＢ）
是 ＭＭＵ 的核心部件，完成虚拟地址到物理地址的实时转换。
目前的 ＴＬＢ 架构主要基于内容寻址存储器（ｃｏｎｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅ
ｍｅｍｏｒｙ，ＣＡＭ），其基本原理是对输入内容与存储单元中的每
个表项进行并行比较获得匹配信息，在一定程度上提升了 ＴＬＢ
表项匹配速度。 ＣＡＭ 的缺点是：它是定制的，因此其工艺跃迁
性差，设计和维护的成本高，并且大量数据的并行比较所产生
的功耗是十分明显的。 如文献［１］ ＴＬＢ 耗能约占缓存总功耗
的 ２０％ ～２５％，而在 Ｓｔｒｏｎｇ ＡＲＭ
［２］
和 Ｈｉｔａｃｈｉ ＳＨ唱３ 这两款嵌入
式处理器中，ＴＬＢ 耗能分别占总功耗的 １７％和 １５％
［３］
之多。
目前常见的措施是在 ＣＡＭ 结构的前提下，通过优化 ＴＬＢ
访问 机 制， 实 现 性 能 提 升、 功 耗 降 低 的 目 的。 如 Ｂａｎｋｅｄ
ＴＬＢ
［４，５］
提出将整个 ＴＬＢ 分成几路相联的块，通过部分信息比
较获得当前访问的 ＴＬＢ 区块，但是该机制的 ＴＬＢ 页面缺失率
较高，空间使用率低，会引起较大的性能损失。 支持多种页面
大小的 ＴＬＢ
［６，７］
，通过在硬件上支持两种或多种页面大小来获
得高性能，但是该方法需要额外的硬件资源来创建大页 ＴＬＢ，
增加了较大的硬件开销。 当前实际工程中，嵌入式处理器常采
用分层结构的 ＴＬＢ 访问机制，这是因为嵌入式应用具有较强
局部性特征，在面向嵌入式应用的 ＭＭＵ 设计中可通过挖掘数
据访问局部性的方法，将最频繁访问的页面集中在若干的 ＴＬＢ
内，实现了 ＴＬＢ 性能的提升和 ＣＡＭ 地址比较转换功耗的降
低，如 Ｖｉｃｔｉｍ唱ＴＬＢ
［８］
和 Ｆｉｌｔｅｒ唱ＴＬＢ
［９，１０］
等。 在两级 ＴＬＢ 访问机
制中，第一级 ＴＬＢ 表项较少，查询速度很快，第二级表项多，查
询速度较慢。 由于程序访问的空间特性，第一级 ＴＬＢ 能够完
成绝大部分地址转换工作，避免了对第二级 ＴＬＢ 存储器的频
繁访问，不仅节约了匹配时间，同时显著降低了第二级 ＴＬＢ 的
动态功耗
［１１］
。 但是当第一级 ＴＬＢ 发生缺失时，则需多个时钟
周期访问第二级 ＴＬＢ，性能和功耗损失严重。 第二级 ＴＬＢ 访
问延时和功耗成为两级 ＴＬＢ 架构功耗的重要组成部分。
本文提出的低功耗 ＴＬＢ 快速访问机制是分层结构的，第
二级 ＴＬＢ 基于普通单端口 ＳＲＡＭ，使用 ＳＲＡＭ 可避免 ＣＡＭ 的
成本和功耗问题，并且可增加 ＴＬＢ 工艺跃迁的灵活性。
第 ２８ 卷第 ８ 期
２０１１ 年 ８ 月
计 算 机 应 用 研 究
Ａｐｐｌｉｃａｔｉｏｎ Ｒｅｓｅａｒｃｈ ｏｆ Ｃｏｍｐｕｔｅｒｓ
Ｖｏｌ畅２８ Ｎｏ畅８
Ａｕｇ畅２０１１
资源评论
