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论文研究-一种基于单片CPLD的全数字锁相环的设计方法与实现 .pdf 评分

一种基于单片CPLD的全数字锁相环的设计方法与实现,潘鹏,沈维聪,随着数字电路技术的发展,数字锁相环在频率合成、载波同步、调制解调等多个方面都有广泛的应用。本文介绍了一种新型的、基于CPLD��
山国武技记文在 倍频信号再通过分频得到分频信号的计数周期为: 通过一个周期的计数脉冲补偿,分频信号和输入信号的相位值变为: △ 经过相位补偿调整,输出倍频信号和输入信号的相位达到了设定值,撤除 补偿,令Δ为,倍频信号 和输入信号的计数周期再次相等,两者的相位差锁 定在,完成锁相 系统结构 总体结构 根据总体设计思路,结合实际应用,设计出数字锁相环的总体结构如图所示,该数字 锁相环由高精度计数器模块、位除法器模块、倍频信号发生器模块、信号分频器、测相 位模块、计数补偿模块、相位补偿模块、接∏控制模块组成。 接囗控制模块 J高精度计1326除法 倍频信号 Foto 数器模块 器模块 发生罢 N 计数补LN2高精度计 信号分颛[ Foul 偿模块 数器模块 △P相位补偿P1测相位模 模块 块 图系统结构图 整个系统结构由两级环路组成,第一级环路由髙精度计薮器模块、位除法器模块 倍频信号发生器、信号分频器、髙精度计薮器模块、讣数补偿模块组成。第一级环路完成输 出信号 对输入信号频率的追踪,根据输入信号的频率实时调节输出信号 的频率,即使输入信号的频率突然发生很大的改变,输出信号的频率也能快速的 跟踪,亢成频率的同步。第二级环路由髙精度计数器模块、位除法器模块、倍频信号发 生器、信号分频器、测相位模块、相位补偿模玦、计数补偿模块组成ε第级环路是在第 级环路亢成频率同步后,对输出信号与输入信号的相位进行补偿,使两信号的相 位锁定在设定相位。 系统模块 ()高精度计数器模块:该模块由上∫沿提取模块和计数模块组成。由于实际应用中 输入信号的上升沿一殷不是理想的上升沿,有时候甚至会出现抖动,而片的逻辑单 元对于信号的上升沿检测十分敏感,输入信号的上升沿抖动会导致芯片的逻辑单元检 山国武技记文在 测成多个上升沿,引起后级模块运行岀错。上升沿提取模块通过逻辑运算,防止了上升沿抖 动,提取岀有效的上升沿信号。计数模块由高频时钟作为计数时钟,上升沿提取模块提取的 上升沿触发计数模块锁存计数值,锁存后清零计效模块计数值,进行下一轮计数。髙精度计 数模块对输入信号的每一个周期都进行计数和刷新计数值,保证了计数值的实时性。 )位除法器模块:该模垬用于位进制数的除法运算,运算结果包括商和余 数两部分。除数通过接口控制模块设置成倍频值的两倍,即,被除数为输入信号的计 数值加上计数补偿模块的补偿值Δ,运算结果为商和余数,整个除法器完成的 数学计算为: n=M..MO 其屮和输入到后级的倍频信号发牛器,控制倍频信号的产牛 ()倍频信号发生器:该模块用于控制棓频信号的产生:。检测到输入信号的上升沿时 倍频信号个数计数器清零,小于时,倍频信号以为翻转周期,每翻转一次 加 不小于时,倍频信号以为翻转周期。在一个输入信号冑期内,倍频信 号发生器产生个翻转周期为的方波信号和 个翻转冑期为的方波。个 方波信号的总计数周期为: △ 信号分频器:信号分频器用于对倍频信号进行分频。由式可知,个倍频信号 的总计数周期为△,所以对倍频信号分频后待到的信号计数周期为△,即后级 的高精度计数模块计数值为Δ 计薮补偿模块:计数补偿模块是整个环路的最重要的·节,其功能是实吋追踪输入 信号的计数周期和输出信号的计数周期是否相等,如果不相等,调节△ 的值,使两者相等,Δ检测到输入信号上升沿亢成刷新,即一个输入信号周期完成一次补 偿。完成频率追踪后,在输入信号下一个周期进行相位补偿,在Δ原来的数值上加上△ 使产生的下一个输出信号与输入信号的相位发生变化,变为设定的相位值。相位 补偿后还原Δ的值,使输入信号的计数周期和输出信号的计数周期保持 相等,当这两路信号周期保持相等时,相位乜锁定在设定相位值,不会变化。 测相位模块:测相位模块是一个位的计数器,利用输入信号的上升沿作为计 数起始信号,输岀信号的上升沿作为计数器的结束和锁存信号,得到计数锁存值 相位补偿模块:相位补偿模块根据设定相位值计算岀测相位模块设定计数锁存值 再检测与是否相等,如果相等,则△为,相位不需要调整,如果不相等,相 位补偿值 接∏控制模块:接∏控制模块可实现三种方式的倍频值设定。分别为位并∏总线 传输,三线传输,位硬件电路固定值传输。三种方式设置方式使锁相环应用更加方便 系统测试 该数字锁相环采用 公司的 芯片 和 软件设计实现 各个模块的代码由硬件描述语言 编写,再由软件模块化,顶层文件调用各个模块, 组成整个系统。运用仿頁软件 对该数字锁相环进行仿貞,其仿真波形如图所示。 在图中,是系统时钟信号 是输入信号,是输出的锁相信号, 山国武技记文在 是倍频信号。在该仿真中,设置的倍频值为,锁相角度为,如图所示,输出的锁相 信号经过两个周期的跟踪,相位牢牢地锁定在°,输出的倍频信号也是输入信号的倍 频 testour ar 图锁相环运行波形 再将倍频值设置为,锁相角度设置为°,得到的运行波形如图所示。输出馈相信 号在经过几个周期的调整后,相位逐渐与输入信号同步,倍频信号输出也是倍频输出 配 图锁相环运行波形 木文基于型号 的对该锁相环进行∫实物性能测试,系统时钟频率 为 在系统时钟工作下能够实现 输入方波信号的倍频。在倍频信 弓最大频率允许情况下最大倍频值可以达到 倍,倍频值和最大输入频率的关系如图 所示 1o0g05 0c+02 I00E:00 iLEO 后麵值 图倍频值和最大输入频率关系图 结论 由图可以证明,该数宇锁相环的最人输入频率和倍频值成线性关系,倍频输出的最人 频率为左右,倍频输出的最大频率和系统时钟频率成正比。 通过对该数字锁相环的实际性能测试,与一般的数字锁相环相比,该数字锁相环锁只有 以下优点: ()输入信号频带宽:在系统时钟作下能够实现 输入方波信号的 稳定倍频。 ()倍频数值任意:在倍频信号最大频率允许情况下倍频值可以设定为 倍 ()倍频数值更改方便:接口控制模块可实现三种方式的倍频值设定,分别为位并 山国武技记文在 ∏总线传输,三线传输,位硬件电路固定值传输。 ()相位锁定所需吋间短:不管是改变输入信号的频率或者改变倍频数,该发明都可 以快速的响应,完成锁相和倍频 ()锁相相位根据需要可以设置为°或者°。 ()可综合到单片 中,所需外围电路简单,方便嵌入到各种电路中使用 参考文献 沈维聪,陈帅卯,肖伟翔,刘义菊单片全数字锁相环中国 陈鑫,吴宁数字锁相环的最优化设计南京航空航天大学学报,,: 肖帅,孙建波,耿华,吴舰基于实现的可变模全数字锁相环电工技术学报 古俊钗,廖茂宇,陈国呈一种高效的非线性电网数字锁相环中国电机工程学报, 高亮,肖鹏程,张荣福基于 的数字锁相环设计仪表技术 吴渤翰,盖伟新一种在仝数字锁相环中进行振荡器增益佔计的新算法北京人学学报自然科学版, 张志文,曾志兵,罗隆福,王伟,郭斌,王承休基于新型全数宁锁相环的冋步倍频技术电力自动 化设备,,

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