论文研究-开关电容S/H电路电荷共享效应建模与优化 .pdf

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开关电容S/H电路电荷共享效应建模与优化,宁宁,孙振亚,针对开关电容采样/保持(S/H)电路中由负载电容记忆效应引起的电荷共享问题进行了建模,获得电荷共享效应会导致运放建立幅度增加��
国武技论文在线 http:/www.paper.edu.cn 1Om+10)-0)c=Cn [(O)10)]c+(0G+=C2+C 定义参数S、=|V-V(0-)表示信号实际需要建立的幅度,求解方程得到 Cn+Cn)yr(C+C、_C少(2) ch u+Cin(+Cn(c+cn) 在实际中,高精度应用需要较大的C;满足工艺对电容匹酉精度的要求;运放输入寄生 电容Cm主要源自输入管的栅极电容,输出寄生电容C则通常由多部分组成;而负载电容 则由后级电路决定。根据实际经验Cn与C般可达到1pF左右,所以这里假设Cln=C c。并取(C,Cn)=(c,c)、(c,10c)、(10c,c)、(10c,10c)四组值分别模 拟四种实际的应用情况。采用 Matlab对(2)式进行分析,并将Sh、Vn和V对S归一化, 75得到Sk随v和Vn的变化规律如图3所示 1.7624 [ Uc, I de 131 0.5 图3实际建立幅度Sk随v和Vn的变化規律 Fig 3 real setting amplitude Sch varies with Vi and k 80 从图3可以看到,Sb可能大于S0也可能小于S0,这与需要建立的信号幅度v有关, 也与负载电容引入的电压Vn有关。图中的等高线显示S的变化规律分布对称,当V与Vn 符号相反时,最有可能使S大于Sn。由于实际中V的不确定性,因而很难预测其影响是好 还是坏。所以在设计时,需要分析最坏的影响,并使运放的性能足以满足该点建立的要求。 算出四种情况下Sb,ma分别为:1.2S,1.8261S0,1.0313S0,1.7624S。可见它们都大于理 85想建立幅度S,在(c,10c)情况下S,mα最大,超过S近一倍,达82.61%。并且随着 Cn增加,Sb,mx显著增大。 电荷共享效应对运放建立的影响 实际中采用的运放通常是一种A类跨导运放,定义使其输入管电流刚刚达到饱和的临 界输入电压为ΔVth当输入信号摆幅S≥ΔVth时,信号在[0,S-Δvth]范围内属于人信号建立, 90在S△Vth,S]范围内属于小信号建立。为综合分析两个建立过程的相互制约关系,设分配 给大信号和小信号建立的时间比例因子分别为k1和k2,则k1+k2-1 对大信号建立,假设运放的单臂偏置电流为ls,g为MOS管的迁移率,Cox为单位面 积栅氧化层电容,W和L分别为输入管的宽和长,则由摆率公式可以得到 S-√2(Cm形D)/2/)=s/C(3) 国武技论文在线 http:/www.paper.edu.cn 其中表示SH电路的采样速率;C为运放驱动的负载电容,其由后纵等效负载Cn 运放寄生电容C和反馈电容C的Mler等效部分组成,近似等于Cn+Co+Cm 对小信号建立,将运放模拟成极点响应系统,可以求出在建精度D要求下实现最 小时间建立的约束条件为 (4) 2na1[(1+4)-(1+A)/4y 其中A表示运放直流增益,ω1表示运放第一主极点;B表示第二主极点与第一主极点 之比,其值由A和D确定。 于是联立(3)(4)式,并根据k+k2=1化简可以求得 S=2I /uCr L)+(I C) (5) W2)-4x/A(+4)-(1+1)4 其中f表小运放的单位增益带宽。从式(5)可以看岀,当运放増益和精度要求一定时, 105建立幅度S与运放偏置电沇ls和带宽f成止比,与建立速度∫成反比。 这就意味着,当电荷共享导致建立幅度S超过理想幅度S时,在原有运放性能下会降 低信号建立的速度,限制采样的最大速率;如果要求保持建立速度不变,则必然会提高对运 放功耗和带宽的要求 优化方案与实现技术 110 本文基于预充电思想,采用双通道采样技术对S/H电路提出了种进方法。预充电 思想的原坦是在后级负载接入前先对本级运放输出节点进行完全建立,使之达到需要的建立 幅度。图4是采用该方法的技术原理图。其中通道1和通道2交叉作,由两相不交叠时钟 Φ1与Φ12分别控制,它们的频率都降为原时钟Φ1的一半,因而电路最终实现的采样速度仍 然是以前的1/27。但由于Φ1与Φ12的周期变为了以前的2倍,这样在后级电路和时序Φ 115不变的情况下,相当于信号建立时间增大了1倍。事实上,负载Ca只在信号建立时间2的 后半T内接入,前半T则实现了输出节点的预建立 2T 预建立 d 27 2 OTA 图4采用双通道采样技术实现预充电 Fig 4 pre-charging realization by adopting double channel sampling technique 120 当后级负载电容接入时电荷共享现象仍会发生,然而此时却不会帶来额外的影响。由于 该电路在每个周期的保持阶段只有单通道工作,故仍可采用图2所示的电烙模型,这时初始 条件变为:V0)=0,V2(0)=V(0)=V,Vn2(0)=Vn。同样根据节点电荷守恒定律,可列方 程求得发生电付共享后信弓需要重新建立的幅度为 4 国武技论文在线 http:/www.paper.edu.cn (H-Y,(Cin +CH)C pre-ch CH+(Cin +Ch)(C,+ 定义归一化改善因子n=(Sm,m-Sech,ma)/Sh,m。求出(C,C)=(c,c) (10c,c)、(c,10c)、(10c,10c)时对应的改善因了n分别为3333%,4.76%,4.71 %,33.34%。可以看到影响改善效果最主要因素仍是负载电容,负载电容越小,改善效果 越明显。然而n最大仍只有334%,即S2-c,ma仍有大于S的可能 130 然而,此时并未考虑运放的响应条件已发生改变。在预充电环境下,信号已完成建立并 处于保持状态,此时输出节点电压的仟何徼小扰动都会被运放及时响应并得到补偿。所以当 电荷共享发生时,尽管时间很短,运放的响应补偿动作也同时进行,实际中电压的跳变幅度 将远小于Smc 实验验证和比较分析 135 基于SMIC0.18 mCMOs T艺,采用 Cadence Hspice具仿真设计实现的12位100Msps 的双采样/保持电路证明了该方法的有效性。得到输出最高点建立波形如图5所示,可以看 到双采样倮保持电路一个周期为10ns,单周期内实现了预建立和建立两个动作,最坏情况下 电荷共享导致的电压跳变在S02左右。 2.0 最高点平台稳定时间:525pS L平台误差:1034V(02LSB) 1. ,0 -1, 电压跳变 2, 97n 1,00u Tite(s) 图5双采样保持电路输出最高点建立波形 Fig. 5 The highest point setting wave of double s/H circuit output 该方法中运放的性能指标只需要满足图1(a)中理想建立的要求,同时也保证了图 a)中实现的建立速度。通过观察图5的输出特性曲线可知,双采样/保持电路(图4所示) 145先经由通道1将输入信号直接送到输岀端,实现输岀信号预建立到最人输岀摆幄S;接着 进入通道1和通道2交叉切换阶段,此刻运放输岀端置位到共模电平,输岀端与运放负载短 接后获得了S2左右电压垗变;最后经由通道2使得在输出端完成最大So/2的信号再建立, 实现了103μV建立误差和525ps平台稳定时间。 由此可见,双通道采样预充电方法能比传统的保持阶段预放电方法降低了输出信号的建 150立吋间,从而实现更晑的速度。同时,它能在保持原电路速度不变时降低对运放功耗和带宽 要求 结论 通过建立电荷共享效应的模型并推导运放信号建立的总公式,分析了开关电容S/H电路 中由负载电容记忆效应引起的电荷共亨这一普遍现象对信号建立的影响,得出在选取的四组 155情况下电荷共享最坏会使建立幅度增加82.61%,进而导致增大对运放功耗和带宽的要求或 者降低建立速度。为改善该现象,提岀了ˉ种α通道采样预充电的实现方法。相比于传统的 国武技论文在线 http:/www.paper.edu.cn 预放电方法,它能在保持原电烙速度不变吋消除该效应对运放功耗和带宽的额外要求,同吋 降低了时钟设计的难度。设计的12位100Msps的双釆样/保持电路证明了该方法的有效性。 160参考文献 [1] Santosh Devasia. Design of Feedforward Input for Output-Settling Control With Dual-Stage Actuators [J] IEEE Transactions on Mechatronics, 2007, 12(6): 670-679 [2] Andrea Pugliese, Francesco Antonio Amoroso, Gregorio Cappuccino, et al. Settling Time Optimization for Three-Stage CMOS Amplifier Topologies J]. IEEE Transactions on Circuits and Systems-I: Regular Papers, 2009 16556(12:2569-2582. [3]A N.-Shirazi, S.A. Mirhaj, S J.-Ashtiani, et al. Linearity improvement of open- loop NMOS source-follower sample and hold circuits [J]. IET Circuits Devices Syst., 2011, 5(1):1-7 [4]Charles T Peach, Un-Ku Moon, David J. Allstot. An 11 ImW 42MS/S 10b ADC With Two-Step Settling in 0. 18Hm CMOS [J]. IEEE Journal of Solid-State Circuits, 2010, 45(2): 391-400 170 15] W. Yu, G.C. Temes. Power-up calibration techniques for double-sampling AE modulators Electronics Letters,2009.45(9):15-16 [ 61Z. Yu, M.A. P. Pertijs, G C.M. Meijer. Ultrasound beamformer using pipeline-operated S,H delay stages and charge-mode summation []. Electronics letters, 2011, 47(18): 46-47

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