FPGA的配置及接口电路
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2020-10-21
15:54:51
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FPGA的配置及接口电路的配置及接口电路
与CPLD不同，FPGA是基于门阵列方式为用户提供可编程资源的，其内部逻辑结构的形成是由配置数据决定
的。这些配置数据通过外部控制电路或微处理器加载到FPGA内部的SRAM中，由于SRAM的易失性，每次上电
时，都必须对FPGA进行重新配置，在不掉电的情况下，这些逻辑结构将会始终被保持，从而完成用户编程所要
实现的功能。
与CPLD不同，
FPGA的配置方式分为主动式和被动式，数据宽度有8位并行方式和串行方式两种。在主动模式下，FPGA在上电后，自
动将配置数据从相应的外存储器读入到SRAM中，实现内部结构映射；而在被动模式下，FPGA则作为从属器件，由相应的控
制电路或微处理器提供配置所需的时序，实现配置数据的下载。 1配置引脚
FPGA的配置引脚可分为两类：专用配置引脚和非专用配置引脚。专用配置引脚只有在配置时起作用，而非专用配置引脚
在配置完成后则可以作为普通的I／O口使用。
专用的配置引脚有：配置模式脚M2、M1、M0；配置时钟CCLK；配置逻辑异步复位PROG，启动控制DONE及边界扫描
TDI，TDO，TMS，TCK。非专用配置引脚有Din，D0：D7，CS，WRITE，BUSY，INIT。
在不同的配置模式下，配置时钟CCLK可由FPGA内部产生，也可以由外部控制电路提供。
2 FPGA的配置模式的配置模式
FPGA共有四种配置模式：从串模式(Slave Serial)，主串模式(MasterSerial)，从并模式(Slave Farallel／S e 1 e c tMap)
以及边界扫描模式(Boundary-Scan)。具体的配置模式由模式选择引脚M2、M1、M0决定。表1为不同的配置模式所对应的
M2、M1、M0，配置时钟的方向以及相应的数据位宽。
3配置过程配置过程
（（1）初始化）初始化
系统上电后，如果FPGA满足以下条件：Bank2 的I／O输出驱动电压Vcc0_2大于lv；器件内部的供电电压Vccint为
2．5v，器件便会自动进行初始化。在系统上电的情况下，通过对PROG引脚置低电子，便可以对FPGA进行重新配置。初始
化过程完成后，DONE信号将会变低。
（（2）清空配置存储器）清空配置存储器
在完成初始化过程后，器件会将INIT信号置低电平，同时开始清空配置存储器。在清空完配置存储器后，INIT信号将会重
新被置为高电平。用户可以通过将PROG或INIT信号(1NIT为双向信号)置为低电平，从而达到延长清空配置存储器的时间，以
确保存储器被清空的目的。
（（3）加载配置数据）加载配置数据
配置存储器的清空完成后，器件对配置模式脚M2、N1、M0进行采样，以确定用何种方式来加载配置数据。
（（4））CRC错误检查错误检查
器件在加载配置数据的同时，会根据一定的算法产生一个CRC值，这个值将会和配置文件中内置的CRC值进行比较，如
果两者不一致，则说明加载发生错误，INIT引脚将会被置低电平，加载过程被中断。此时若要进行重新配置，只需将PROG置
为低电平即可。
（（5））START-UP
START-UP阶段是FPGA由配置状态过渡到用户状态的过程。在START-UP完成后，FPGA便可实现用户编程的功能。在
START-UP阶段中，FPGA会进行一下操作：
①将DONE信号置高电平，若DONE信号没有置高，则说明数据加载过程失败；
②在配置过程中，器件的所有I／O引脚均为三态，此时，全局三态信号GTS置低电平，这些I／O脚将会从三态切换到用户
设置的状态；
③全局复位信号GSR置低电平，所有触发器进入工作状态；
④全局写允许信号GWE置低电平，所有内部RAM有效；
整个过程共有8个时钟周期C0-C7。在默认的情况下，这些操作都和配置时钟CCLK同步，在DONE信号置高电子之
前，GTS，GSR，GWE都保持高电平。
4 SelectMap并行配置模式并行配置模式
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