论文研究-FPGA实现高速实时多端口SDRAM控制器的研究.pdf

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为了满足多个设备同时存取高速数据的需求,介绍了利用Xilinx高性能可编程逻辑器件Virtex6 FPGA实现高速实时多端口DDR3 SDRAM控制器的原理和方法,在一个实时图像处理系统平台上实现了对单片SO-DIMM DDR3内存条的多设备实时访问控制。通过ChipScope工具采样输入输出数据,验证其可行性,分析计算出端口速率和其他主要时间参数。实验结果显示高速实时多端口SDRAM控制器具有集成度高、传输带宽高、功耗低的优点。在多设备同时读写高速数据的系统中具有很高的实用价值。
2013,49(12) Computer Engineering and Applications计算机工程与应用 复位 步保证本设计的可靠性。 初始化 仲裁模块的状态转移图如图4所示。IDLE表示DDR3 控制状态 传送控制命令 处于空闲状态,这时可以接受设备的访问请求,并将总线 空闲状态 切换给请求访问的设备,状态转移到该设备工作状态,并 复位控制信号 等待设备操作结束,结束操作再次返回到IDLE状态。为 命令传送完成 了避免多个设备同时请求的滞后时间过长,仲裁模块为不 读出请求? 同设备设置不同优先级。例如,可以将最重要的数据输入 设备设置为最高优先级,其他设备设置为低优先级,这样 Y 计数器加1 可以保证数据的可靠性。在DLE状态和Work状态之间 等待状态 跳转的时间为切换时间,这一时间一定程度上反应了仲裁 <读出过程完成 模块的仲裁效率。 DR3未被占用 结東 or DI ask D2_end 图3读操作流程 DI end D2 ask 的读与触发信号可能会在刷新期间发生变化,本设计在将 IDLE 这些外部设备信号锁存到读写逻辑时钟域的基础上,对这 D3 ask D4 end 些信号在读写逻辑时钟域进行锁定,直到DDR3响应访问命 D3 end 令才解这些锁定的信号,这样在多设备高速访问DDR3 D4 时,不会导致有个别命令未被真正响应,提高了系统的稳 Work 定性。一般状态机设计为在状态转换过程中不对读写控 图4仲裁状态转移 制信号赋值,本文读写控制逻辑状态机设计为在判断状态 转换条件时,就对下一状态的读写控制信号赋值,这样做4实验 节省一个时钟周期,提高了状态转换的效率 4.1实验平台 MIG的地址FIFO是读写共用的,而数据FTFO是各自 现场可编程门阡列( Field Programmable Gate Arrays, 独立的。 FPGA),是一种新型可编程逻辑器件,具有集成度高、设计 对于写操作,操作命令和操作地址送入读写共用的地 灵活、适用范围宽等优点。本文在一个基于XC6VIX240T 址FFO中,同时要写入的数据存入写数据FIFO中。但是FGA的实时图像处理平台上实现了对一片 SODIMM封装 数据写入 SDRAM不是立即执行,这个滞后时间与读操作的DDR3内存条M4SF6464H多设备实时访问的控制 的滞后时间一致,所以本文测量得出的潜后时间为读操作并以此平台来验证本文设计的高速实时多端口图像存储 的滞后时间。 控制器的正确性,佔算其性能。该系统平台如图5所示。 对于读操作,操作命令和操作地址送入读写共用的地 址FIFO中,数据不是立刻读出,当 app rd data valid为¨1” 时,数据才被有效地从读数据FFO中读出,读操作的滞后 时间定义为读命令发出到数据有效读出的时间间隔。 32仲裁模块 DDR3只有一组地址、数据和控制总线,所以同一时刻 只能有一个设备在访问DDR3,因此需要一种机制来判断 DDR3是否处于被访问状态,并完成总线的切换。常用的 方法有两种,一种为轮询机制,不管设备是否有读写请求 都会查询该设备的状态,浪费时间,效率变低;另一种为仲 裁机制,各个设备可以突发访问DDR3,采用请求应答模式 图5实验平台 完成总线切换。本文不同设备访问DDR3是突发的,若采 本文设计的基于FPGA的实时图像处理系统大体分为 用轮询机制,每个设备都要轮流査询是否有读写请求,这电源模块、时钟模块、FPGA配置电路、图像输入单元、FPGA 样DDR3的带宽利用率将明显降低。采用仲裁机制在设备控制单元和图像输出单元。其中,图像输入单元为高帧频 访问结束后,立刻释放总线,等待其他设备的访问请求,效高清CMoS相机和PCle接口模块,为本没计提供高速图像 率明显高于轮询机制。实现时,将一行 Pixels读写时间作数据。FPGA控制单元是本设计的核心,使用 Verilog hDl 为时间片宽度,这样可以平衡带宽利用率和实时性,进 语言在一片ⅹiinx高性能可编程逻辑器件Ⅴ Irtex6FPGA来 樊博,王延杰,孙宏海,等:FPGA实现高速实时多端口 SDRAM控制器的研究 2013,49(12)6 该 发))) 子用 图6读写操作时广图 签wm国1n10Ba睡 m0m哪w哪 Mups imm Ds sm ins msn ms w inss im m uuuuuuuuuuuul 成d Innunnnnnnnnnnnnnn 切换时间◆ MIG消耗时间 有效数据 时间片 图7主要参数 实现DDR3 SDRAM的控制、各设备访问DDR3 SDRAM上显示时序波形,从而实现FPGA内部信号的跟踪出。 的仲裁和各接口数据的缓存等功能。图像输出单元包括4,21实验结果 DⅥI显示模块、PCle接口模块和SATA接口模块 实验时,DDR3 SDRAM的时钟频率设置为400MHz 42实验结果与讨论 DDR3的读写控制时钟为200MHz,DDR3的物理数据位宽 为了客观评价上述多端口控制器速度和效率,本文引为64bit,所以读写控制的数据位宽为256bit,相机参数为 入以下主要参数。滞后时间,即请求开始到数据写入或读1280×102450 frame/s,DⅥ显示参数为1280×1024 出的时间间隔;时间片宽度,即一个设备占用DDR3总线的60ames,DV显示的是相机采集的前一帧图像""。数 时间;切换时间,即请求信号开始到接收操作命令和地址的据速率虽然未达到引言所述,但是可以通过采样读写控制 时间间隔。MG消耗时间,即读写命令输入 MIG IP core和仲裁模块信号计算出各个参数相对于当前DDR3时钟频 有效数据开始写入或读出的时间问隔。端口的最大速率的值,当DDR3的时钟频率改变时,这些参数的相对值不 率可用式(1)表示。单次读写数据量与吋间片的宽度有关,会改变,因此,这种实验方法是有效的。 时间片越宽,单次读写数据量越大,端口速率也越大。但 Chip Scope的采样时钟频率为200MHz,读写控制时钟 是时间片如果过大,会导致一个设备长时问占用DDR3,其频率同样为200MHz,以下时钟周期为读写控制时钟周期, 他设备无法满足实时性。综合考虑,本文采用读或写一行即1/200MH7 Pixels的时间作为一个时间片。DDR3最高带宽利用率可 图6所示为 Chipscope实测读写控制模块的时序图,通 用式(2)表示。 过对比可知,相同地址的写入数据和读出数据一致,读写 端口速率 单次读/写数据 控制模块的时序是正确有效的。 0x吋间片宽度 图7在实测的时序中标出上文所述仲裁模块的主要参 带宽利用率DR理论带宽*109 (2)数,包括切换时间MIG消耗时间和时间片宽度。实际测 量切换时问为5个时钟周期,MlG消耗时间为22个时钟周 多端口的实验是利用在线逻辑分析仪( Chipscopc)完期,时间片的宽度为67个时钟周期,有效数据时间为时间 成的。传统的实验方法是通过示波器和逻辑分析仪,把探片宽度减去切换时间和MG消耗时问,等于40个时钟周 头接到FPGA的引脚上来捕捉信号用来分析,这种方法成期。滞后时间在该状态下为切换时间加MG消耗时间,即 本较高并且效率低下"。 Xilinx推岀的 Chipscope正好弥27个时钟周期。n个设备访问时最大滞后时间为n-1个 补了以上不足,使用时只需调用 IP Core并作信号连接和设时间片宽度加27个时钟周期。实验条件下,根据式(1)可 置触发条件,就可以实时采样FPGA内部信号,利用FPGA知端口最大速率约为38GB/s,根据式(2)可知最高带宽利 内部块存储器保存这些信号的值,并通过JTAG传到PC机用率约为597% 2013,49(12) Computer Engineering and Applications计算机工程与应用 422讨论 率,在实时图像处理系统和其他多设备同时读写高速数据 在上述切换时间和滞后时间前提下,当DDR3 SDRAM系统中具有很高的实用价值 的时钟频率为800MHz,读写控制时钟周期即为400MHz, 图像分辨率为1920×1080时,端山最大速率约为8.8GBs,参考文献 多个设备访问的平均带宽利用率约为48%,最高带宽利用(]吕耀文,王建立,曹景太,等移动便携图像存储系统的设计 率约为69%。 液晶与显示,2012,27(5):697-702 可见设计实现的高速实时多端凵控制器完个满足多个[2]李飞,刘晶红,李刚,等基于FPGA的数字摄像机输出视频 设备同时访问DDR3存储设备的速度要求,使用MIG作为 V显示激光与红外,2011,41(11):1258-1262 DDR3的接口,虽然带宽利用率不高,但是其稳定性很高。[3]王鸣浩,王志,吴小霞.基于SOPC的高帧频数字图像采集显示 本文的FPGA逻辑设计在ISE13.4版本中综合实现,使 系统小液晶与显示,2011,26(5):650-654 用的编译工具均为ISE自带的工具,最终的资源利用情况[4]宋亚军,许廷发,倪国强,等基于 itex-4FPGA的低功耗图 如表2所示。 像麒合系统门光学精密工程,2007,15(6):935-940. [5]王骞,丁铁夫高速图像存储系统中 SDRAM控制器的实现[门 表2FPGA资源利用情况 液晶与显示,2006,21(1):48-52 资源 使用数可用数占用率(% [6] Xilinx, Inc. Virtcx-6 FPGA memory interface solutions user 30l440 guidc,ug406(vi.10)[Eb/ol].(2012-01-18).http:/www.xilinx 150172 RAMB3GEL FIFO36Els 416 7] JEDECSTANDARD. DDR3 SDRAM, JESD79-3CEB/OL] MMCM ADVS 16 [2013-01-29].http:/www.jcdcc.org BUFG/ BUFGCTRLS [8]徐文波,用耘 Xilinx fpga开发使用教程[M2版北京:清华 IODELAYLls 9U 大学出版社,2012:1417 5结论 9]肖积涛,马幼鸣,周鸣争,等基于FPGA的高速数据采集系统 的设计与实现门计算机技术与发展,2012,22(6):217-220 在 Virtex6FPGA上通过仲裁机制完成了多设备同时高 [10]张楠,张佩珩,刘新春,等基于FPGA的 DDR SDRAM控 速访问DDR3的仲裁,实现了高速多端口图像存储控制器对 器设计与实现印计算机工程与应用,2006,42(24):87-90 片DDR3内存条MT4JSF6464H的控制,通过 Chip Scope[武震,郎维燕基于FPGA的 SDRAM控器的设计与实现[门 分析、验证了设计的正确性。实验结粜显示,该多端口控 北华航天工业学院学报,2012,22(5):10-13 制器适合多种设备同时高速访问DDR3 SDRAM的场合,[2]孙宏海,徐大鹏,王延杰高速图像实时无损记录存储闻放装 具有稳定性好、切换时间固定、效率高等优点。利用FPGA 置:中国,CN102098562A[]2011-06-15 设计实现的实时多端口控制器能够满足多设备同时有取13]刘循,董德存,仝力基于增强通信能力的多端口存储器设 高清高速图像的需求,其有较高的端口速率和带宽利用 计门计算机工程与应用,2006,42(31):7-79 (上接40页) Transactions on Systems, Man, and Cybernetics-Part A: Sys [1]l隋新,蔡国永,史磊基JQ-强化学习的多 Agent协商策略及 tems and Humans. 2002. 32(3): 289-304 算法门计算机工程,2010,36(17):198-200 15]杨国梁,李晓轩,孟激基于区间数证据推理方法的用广满意 12]何波基于 agent的电了商务自动谈判研究[图书情报⊥ 度调查[管理工程学报,201 作,2011,55(4):123-127 !6段新生证据理论与决策、人工智能[M]北京:中国人民大学 [13 Yang J B, Singh M GAn evidential reasoning approach for 出版社,1993:13-19 multiple attribute decision making with uncertainty[J]. IEEE Transactions on Systems,Man, and Cybernetics,194,24(1):7单子丹,高长元高技术虚拟企业组合谈判策略配置与选择 1-18 机制门科研管理,2010,31(3):8998 Ⅰl4] Yang J B,Ⅻ u D L On the evidential reasoning algorithm for[8]顾传龙,孙华梅,蒋国瑞,等供应链上企业间协同谈判模型 multiple attribute dccision analysis undcr uncertainty[I].IEEE 和原型研究[管理工程学报,2010,24(1):65-69

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