论文研究-色彩分析仪的色彩转换关键方法研究.pdf

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针对NCL电路数据编码方式的特点,提出了一种并行数据处理的NCL电路结构,通过同时对两路双轨编码数据流的并行处理,提前计算出下一个无效数据,缩短了无效数据维持时间。此结构应用到4×4乘法器的设计,采用COMS 0.18 ?滋m工艺,乘法器在非流水模式下和2级流水模式下分别进行了综合、布局布线和仿真,与传统NCL 4×4乘法器相比,无效数据维持时间分别缩短了32.9%和33.2%。
562010,46(1) Computer Engineering and Applications计算机工程与应用 DI 列,到达输出端。 A1 或门阵列将两路数据进行重新组合,当两路分别为data 和nul时,输出为data;当两路均为null时,输出为null。其结 构为并联的若干个或门,原理图如下所示,图中输出数据宽度 为2比特。或门的数量取决于输出数据的宽度。 SI A0 AI BI A0 DI BO 图7或门阵列 Ki2 3 BO 5实现流程及性能分析 采用全定制的方式实现了各种门限门,整体经过布局布线 后得到版图,从版图中提取网表文件,并提取标准延迟格式 ( Standard Delay Format,SDF)文件对表进行反标,用于进行 后仿,验证整个电路功能和时序的正确性。 (a)输入数据宽度为2比特时,NCL并行运算数 以一个4×4乘法器5为例,说明并行处理结构在降低Tm 据分配单元的电路结构图 方面的作用。 Ko(4n-1) Ko(4n-2 在门限门的实现过程中,采用全定制的方式实现了 muller Ko(4n-1) C单元,其他门限门采用由 muller c单元和或门相组合的方式 Kown 实现。采用COMS0.18m工艺,经 Hspice仿真, muller c单元 及其他门限门的时延参数如表2所示 表2门限门时延参数 门限门 时延 Th22( muller c单元) Th44 Ko3 0.68 Kol 在乘法器的设计上,首先采用了非流水线的结构,在 (b)完成检测电路的电路结构图 COMS0.18μm工艺下进行综合,布局布线和仿真,当不采用 图5NCL并行运算数据分配单元电路结构图 并行结构时,T为6.35ns,并且有效数据data维持时间和无 效数据nul维持时间相等。当采用文中的并行结构进行设计 时,无效数据维持时间缩短,T缩短为4.26ns,降低了32.9%。 当乘法器采用两级流水线结构时,当不采用并行结构进行设 计时,Tm为3.73ns,当采用并行结构进行设计时,T缩短为 2.49ns。可见,在NCL运算电路内部采用流水线设计,可以进 一步缩短Tm。具体对比结果如表3所示。 表3性能对比 NCL运算单元传统设计hs该文设计hs性能提高/%) 乘法器(非流水) 图6NCL序列发生器 4×4乘法器(2级流水) 3.73 2.49 33.2 从表1中可以得出:S1的周期为0010,S2的周期为1000。 当进行并行设计时,由于采用了两块功能一样的电路,在耗 NCL序列发生器I和序列发生器Ⅱ结构相同,只是在输费的资源上,约为以前的2倍。当电路规模较小时,例如4×4乘 出上,S1和S2要互换。 法器,适合于将整个电路进行并行设计,面积的增大在可以接受 NCL序列发生器I的Ki信号来自于并行运算数据分配单的范围之内,同时有效地缩短了Tm但是当一个电路占用较大 元的Ko输出,当并行运算数据分配单元输出一组有效数据的面积时,如果直接进行并行设计将会带来面积上的大幅上升。 时,Ko即为“1”,推动序列发生器流水线环中“1”向前流动 为了使并行结构适用于较大规模的电路,首先在原设计中 级,生成所需要的S1,S2序列。序列发生器Ⅱ的K信号来自于增加流水线的工作模式,测试各级NCL寄存器之间的延迟,延 下一级电路的输入,当本级电路向下一级发出一组有效数据时最大的为影响性能的关链路径,在关键级进行并行设计,减 data时,输入Ri为“0”,此时,流水线环停顿,当向下一级电路小T,这样,就可以把面积的增加控制在可以接受的范围内 发出无效数据mu时,输入Ki为“1”,推动流水线环中“1”向前同时较大地提高电路的性能。 流动一级,同时来自于NCL的一组有效数据data进入或门阵 (下转60页)

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2019-09-06
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