论文研究-基于SAT的串扰时延故障测试.pdf

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随着深亚微米技术的不断发展和芯片运行速率的不断提高,串扰噪声问题越来越严重,对串扰时延测试已成为一个迫切的问题。在组合电路的基础上,将SAT(布尔可满足性)方法引入到串扰引起的时延测试中,通过词法分析和语法分析直接提取Verilog(硬件描述语言)源码的形式模型,组合成CNF(合取范式)形式。并在非鲁棒测试条件下,激活串扰时延故障,约简CNF范式表达式,最终输入SAT求解器得到测试矢量。在标准电路 ISCAS’85上进行实验验证,结果表明:该算法对于串扰时延故障的测试矢量产生是有效的。
40 016,52(15) Computer Engineering and Applications计算机工程与应用 进入 指定故障线 攻击线集合 故障线、攻击线赋值 蕴含矛 把需要反向追踪的引线加入初始目标集 矛盾 反向追踪 对判定表赋组新值 故障到达P0否 寻找新的月标 判定表中是否有 重试的赋值组合一 故障边界的门数 有满足寻找条件 取一离P0最近的 故障门赋值? 门传播故障 B攻击线集合验证? 无测试 给白由线赋值C未骑证过的扇出 唯一敏化 线和端线吗 时间约束 最大攻击时间日标丽数 测试找到 图2基于SAT的ATPG流程 YACC调用LFX的ylex()来获得标志( token),与标志 表17值逻辑编码 对应的LEX放在变量 sylva中。然后,对每一个语法单 符号编码(,ν说明 元(如变量, always块,赋值语句等)进行操作和处理,最 稳定信号0 后通过 yacc yacc.命令生成yab.c文件,结合lex.y.c文 (1,1) 稳定信号 件对 Verilog进行全面的解析。 下降垗变 上升跳变 (3)优化程序结构,完善每个语法单元所对应的类, (x,0)终值为0的跳变 确保相应的成员兩数从而能够对 Verilog语法进行正确 (x,1) 终值为1的跳变 的处理,最后完成main函数中的文件读写、错误处理等 (x,x) 任意跳变 各项操作。 (4)最后通过GCC编译器,将以上文件进行编译, (z3,z =ANDI(x , v),(s, yy) 形成语法解析程序。 (x3y3+xx,+y、只,x,y)→ 3.3串扰故障模型构造及CNF转换 (x,+y,+z)(x、+x+2,)(y+y,+2。)(x。+ 模型构造器则通过中问表示形式得到电路的各项 y。+z,)(x+y,+2z,(x,+y。+2z,)(x,+ 信息,并对其进行相应的处理,最终转化为CNF的形 z)(y,+z,)(x,+yn+2n) 式。对于时延故障测试,通常需要一对测试向量,本文 或门 采川7值逻辑系统来表示这样的测试向量对。由四个 (z,z)=OR[(x,x,(V,y,)= 基本元素的集合和三个辅助元素的集合组成,这两个集 (xy,+x1x2+yy,x+y)→ 合分别为{S0,S0,S1,S1}2X0,X1,XX}。其中S表示传 (x+y+2z.)(x+y,+2)(x+y,+z,)(x,+ 输线上的信号在传输过程中是稳定不变的,S表示信号 在传输过程中是不停变化的,X表示在信号传输过程 y,+2)(x2+x+z)(y,+y,+z,)(x,+ 中传输线上的信号变化状态是不确定的,即其可能是S y.+z1)(x,+z,)(+z) 或S 其编码如表1所示,其中第1位表示信号传输过程 (z,2)=NOT[(x,x)=(x3,x)→ 屮是否稳定,第2位表示信号跳变的终值。这样就得到 (x+2,)(x1+z)(x。+z(x1+z 电路中门的表达式。其中与门有 通过将各个门转换成上述形式,然后各个门相乘, 尚玉玲,彭彩军:基于SAT的串扰时延故障测试 2016,52(15)4 得到标准的CNF范式形式。 HS+Iy(Es+Hs+IS(Ey+Hs+Is(Ey+ 在串扰吋延故障测试中,要求输入向量1→p2在 In(Hr+Iv(Ey+ Hr+p) 输入端产生一个跳变,改障模型要求测试能够检测通路 为了求出测试矢量,必须要求这个CNF范式等于1。 上所有传输线上的跳变枚障,因此无故障时,测试向量而由表2可得通路的敏化条件为Qr=DFG1。考虑 需要在每一条传输线|产生一个跳变,以达到激活故障分布时延的情况下,强化串扰引起的时延效应,测试向 的目的。为了使被激活的串扰时延故障能够沿着通路量需要在每一条传输线上产生一个跳变,串扰故障传播 传播到输出端,以达到检测通路上串扰时延的目的需的条件Q=CF,CF1。因此,可得出 要对被测通路进行敏化,本文是在非鲁棒测试条件下测 Dy=Ey=Gr=Cs=F =Hs=ls 试的,而非鲁棒性测试凹旁路输入表如表2所示 F 表2旁路输入表 出此可得: 与门或门与非门或非门 D,=Er=Gv=Cs=Fs=Hs=ls XI 0 其中H1是终值为1的跳变,X0是终值为0的跳 将此条件带入CNF范式中,删除有1元素的子式 变。根据旁路输入表以及激活通路上跳变引起时延故然后去掉乘积项中等于0的元素,那么CNF可简化为: 暲条件,可以确定一些输入输出值,代入标准的CNF范 (AS+Bs+Es(Ay+bs+Es)(As+Bs+ES(AS+ 式中,删除等于1的值,去掉等于0的乘积元素,最终可 By+ Es(As+ Ay t Es(By+ By+Es(Ay t Brd 得到CNF的最简形式,代入SAT求解器中,继而可得到 找出乘积项只有一个元素的因子,显然。=1,重 测试电路的所有测试欠量,详细求解过程请看实例分析。复上面的步骤,可得CNF范式的最简形式: (A +B +Es(Ay+B+Es)(A+Bs+ECA 实例验证 By+Es(As+ Ay+Es(Bs+ By+Es(Ay +B,) 对于上述的过程,考虑如图3所示电路,设故障发 所有的真值赋值按照一定的赋值顺序构成了一个 生在F处,故障类型为下降减速时延,攻击线为G,信搜索空间量集合F={4,A1,B,B,E,A-4-B。-B 号的采样处在1 Ds-E,构成了一个真值赋值的搜索空间(其中的每一 A 条通路都表示一组真值赋值)。通过反复赋值和冋溯 B nd2 最终可求得这个CNF范式的最简式共有12种组合,即 F l={1001},2={11011},3={11101 14={l111,V5={10010.V6={101l 17={01111},8={01000},V9={01100} 图3串扰时延故障电路图 110={01010},11={00111}.12={00010} 设定被测通路为C-F-H-,故障点为F,由第3章介 结合上面已经确定的各个输入输出值,从而可以确 绍的CNF表达式的提取方法,可得电路的CNF表达式定整个测试电路的矢量变化。那么输入测试矢量为: 为gn=orl* andi*or2*and2。从而坩扰故障吋延模 A,B,C,D}={(1,1)(1,0)(1,0)0,1) 型情况下组合电路的CNF表达式为 A,B,C,D}={(1,1)(0.1)(1,0)(0,1)} (A+B+Es)(4,+Bs+E5)(d,+B,+E C,D}={(1,1)(0.0)(1,0)(0,1)} BV+ ES(As Ay+es(Bs+ By-Es)(Ay+ {A,B,C,D}={(1,1)(1,1)1,0)(0,D)} B,+ Er)Ay+Ey Br+Ey(CS+ Ds+ A,B,C,D}={(0,0)(0,1)(1,0)(0,1) FS(CS+Cr+FS(Ds+Dr+FSCs+ A,B,C,D}={0,0)(1,1)(1,0)0,1)} {A,B,C,D}={(0,1)(1,1)(1,00,1)} FsC+Ds+ Fs(Cy +D A,B,C,D}={(0,1)(1,0)(1,0)0,1)} Fs)(Cy+ Fn)(Dy+ Fv)Cy+ Dy+Fr)* A,B,C,D}={(0,1)(0,0)(1.0(0,1) (Ds GS(v+ Gn(s+ GS(Dv+ Gr)* A,B,C,D}={(0,1)(O,1(1,0)(0,1D)} S(FV+Gs+ Hs(Fs+G, A,B,C,D}={(1,0(1,D(1,0)(0,1)} HS(FS+Gr+Hs(Fs+Fr+HsGs+ A,B,C,D}={(1,0)(0,1)(1,0)(0,1)} Gv+HS(Fy+Gr+ Hv(Fv+ H,(Gr+Hvp 同时,经过上面的过程,可以确定故障点F点的变化, (E8+H+1)(Es+E1+1)H+11+1(E+即(Fs,F)=(1,0.G点的变化,即(Gs,G)=(1,0)。那 42 016,52(15) Computer Engineering and Applications计算机工程与应用 么指定故障点是由攻击线G和受害线F同时同向跳变延故障的测试生成问题,同时提高测试生成效率和降低 引起的下降吋延加速故障,由以上测试向量可求出该故测试成本。 障电路。 由参考文献12]可以发现,本文引用的SAT方法相参考文献: 对于传统的AIPG算法(例如FAN算法)效率更高。在11 Chen Weiyu, Gupta S K, Breuer M ATest generation fo Linux系统CPU2.93GIz,内存512MB的PC机上,对标 crosstalk-induced delay in integrated circuits[C /Interna 准电路ISC∧S'85电路进行∫验证。考虑到SAT方法在 tional Test Conference, 1999. 191-200 测试速度和复杂电路测试的优势,测试方法的差异性以21 Krstic A Delay testing considering crosstalk induced 及选取测试路径的限定条件,因此故障覆盖率在此不作 effects[ C] International Test Conference, 2001: 558-567 为评价标准。对比F∧N算法如文献[7中的CPU时钟 [3 Sinha A Test generation for capacitance and inductance 本文算法具有明显的优势。如表3所示,随机注入20个 induced noise on interconnects in VLSI logic[C/IEEE orkshop on Signal Propagation on Interconnects, 2002 故障得出相应测试矢量所耗时闩的平均值。 25(3):329-339 表3实验结果与文献[刁对比 [4 Chen C A, Gupta s KA satisfiability-bascd test genera 路门数文献[7CPU时间本文CPU时间s tor for path delay faults in combinational circuits[C]/ 43212 ).23 ign Automation Conference, 1996: 209-214 C49916 42.67 [5 Kim J, Whittemore J, Marques-Silva J P, et al. On apply 0.30 ing incremental satisfiability to delay fault testing[C] C1908603 409.89 0.34 Design Automation and Test in Europe Conference and 本文算法的特点;本文通过YACC和LEX工具提取 Exhibition. 2000: 380-384 Verilog源偶形式模型,将电路结构转化为SSA形式,并[6尚玉玲高速互连申扰型故障测试硏究西安:西安电子 最终组合成CNF范式。而AIPG测试中,大多数的学术 科技大学,2009 工具都用BLF或者 BLIF-MV网络表示设计,而不是将7学龙,梁晓琳,尚玉玲基于MAF模型的串扰时延故障 的测试矢量成[J计算机工程与应用,2009,45(19) Verilog源代码作为直接输入。采用非鲁棒性测试,与鲁 62-65 棒性测试昔刻的测试生成条件相比,非鲁棒性测试能适 [8 Eggersgluss D, Drechsler S, Rolf Incremental solving tech 用更多的组合电路。利用7值逻辑系统,这样传输线上 niques for SAT-based ATPG[JJ-IEEE Transactions on 两个时刻的状态可以同时快速计算,而无需将它们单独 Computer-Aided Design of Integrated Circuits and Sys- 分开处理 tems,2010,29(7):1125-1130 [9]李玲基于SAT的数字电路测试生成算法研究[D]哈尔滨 5结束语 哈尔滨工程大学,2012. 在高速电路中,串扰严重时将会对高速电路信号的[0杨德才,谢水乐陈光禹基于布尔可满足性的层次化通 时延造成故障。为了确保高速电路的正确,需要在电路 路时延故障测试[电亍測量与仪器学报,2008,22(3) 的测试阶段对由串扰引起的时延增速、时延减速故障进 6-10 行考虑。传统的AIPG求解方法不仅很难求解规模铰11宇,是为民,姜升,等基」SAT的红合电路自动测试向 量生成[]微电子学,2011,14(2) 大的问题而且无法处理相对较难探测的问题。本文提 [12] Drechsler SAcceleration of SAT-based ATPG for indus 岀的是一种在串扰通路时延故障模型下使用布尔可满 trial designs [].IFEF Transactions on Computcr-Aided 足性(SAT)求解技术的测试生成算法,该算法借鉴了非 Design of Integrated Circuits and Systems, 2008, 27 鲁棒性测试生成算法,能够快速有效地求解通踣串扰时 (7):1329-1333

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