论文研究-基于FPGA的多通道高速CMOS图像采集系统.pdf

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基于图像采集系统高速、大容量的特点,提出了一种以FPGA芯片为核心处理器件的CMOS图像传感器数据采集系统的设计方案。系统将模块化结构设计、LVDS与乒乓存储等多项技术应用于设计过程中,保证了数据采集和传输的实时性。详细介绍了图像采集、数据传输、时序控制和数据解串等模块的工作原理及实现方法。实际应用证明,该系统实现了对数据量达590 MPixels/s的图像序列的数据采集、传输和存储,大大方便了后续图像处理电路的设计与实现。
482008,44(21) Computer Engineering and Applications计算机工程与应用 表2像素阵列读取的典型时序 即使在设计中数据信号和时钟信号线在PCB上保证严格的等 符号 名称 值 距离,也会产生不同程度的相移,因此在解串模块设计过程中 y向同步 >100 采用一种自动相位调整的数字时钟管理单元(DCM)来保证相 hY向同步与Y向时钟时间间隔>50ns 位的同步 jY向时钟与Y向同步时间间隔>50ns 3.4乒乓操作控制 kX向同步与X向时钟时间间隔>50ns 乒乓操作是一种用于数据流控制的处理技巧。典型的乒乓 操作方法如图7所示。乒乓操作的处理流程:输入数据流通过 行结构开销时间,其中, Sh col信号的保持时间等于ROT,而且输入数据选择单元等时地将数据流分配到两个数据缓冲区。在 Sh col信号保持时间越短,ROT越短。 第一个缓冲周期,将输入的数据流缓存到数据缓冲模块1;在 3.2串并行接口(SPI模块 第2个缓冲周期,通过输入数据选择单元的切换,将输入的数 串并行接口主要用于将κ和}地址上载到ⅹ和Y地址据流缓存到数据缓冲模块2,同时,将数据缓冲模块1缓存的 寄存器。上载的地址是开窗的起始点,需要通过相应的同步脉第1个周期的数据通过输出数据选择单元的选择,送到运算处 冲信号上传到移位寄存器中。图像传感器的SPI接口由16路理单元进行处理。在第3个缓冲周期,再次切换数据的进入与 基本单元并行连接组成,通过共用的下载使能信号(Load_ad-输出缓冲模块。如此循环,周而复始η。本文设计的乒乓切换控 dres)、地址( address)和时钟信号( Clock_spi)形成完整的可上制模块中,数据由输入区域的控制信号写入,再由输出区域的 传地址组。 oad address信号的上升沿将已上传的地址送到图控制信号将数据读出。也就是说,读写指针的变化由不同的时 像传感器地址寄存器中。图5所示为SPI接口输入信号的时序钟信号控制,而空满标志要由比较读写指针来实现。因此,对 图。X地址为6位,地址为10位,A1与Y地址的最低有效位HFO空或满的判断是跨时钟域的。为了解决跨时钟域信号传 相对应,A16与X地址的最高位相对应。由于CMOs图像传感输的亚稳态问题,系统采用同步器的方法,即异步空满信号 器的初始地址配置和A转换器都是采用特殊的3线SPI,因生后,异步满信号同步到写时钟域,异步空信号同步到读时钟 此本设计过程中,采用近似的方法,即可完成所需要的设计。域,并向外部输出同步空满信号。 控制器 控制器 Clock_spi SDRAMI SDRAMI ess AA2XA3X…A SR2 SDRAM2 SDRAM2 ad address 图5SP接口输入信号时序 3.3串行数据解串模块 状态 状态2 目前,新型的FPGA器件大多支持LVD电平,因此采用 图7乒乓操作示意图 LVDS方式的MD转换器输出数据可以大大提高整个系统的 速度,并减小PCB的面积。大量的串行数据进入FPGA以后需3.5与 ADSP TS201S的接口模块 要将其转化成并行数据,以便于数据的存储和读取。串并转换 FPGA与AD公司的 TigerSHARC系列 ADSP TS20lS芯 电路主要是将数据依次存入串行移位寄存器中,然后并行输片可以通过链路口( Link port)和并行总线簇总线( Cluster bus) 出。图6所示为串行转换电路的工作原理图。 进行数据的传输和通信控制。由于 ADSP TS20lS芯片的链路 口通信有自己的通信协议,因此本文的FPGA接口模块只需要 串行 按照链路口的通信协议设计,就可以实现 ADSP TS201S与 串行数据 移位 并行:逻辑 寄存器 电路 FPGA的通信和数据传输。 寄存器 ADSP TS201S片上有4个独立的双向链路口,在发送数 高速时钟 据的同时可从对方接收数据。本文设计的接口模块链路口数据 低速时钟 时钟 PLL 传输采用4位传输模式,用Ⅰ XCLKOUT'T/N、 LXACKI、 LXCLK INPN和 LXACKO信号来控制数据传输, LX BCMPI和IBCM 计数控制 分频 PO用于描述块传输是否完成。链路口通信协议采用通用规贝 电路信号 电路 (如图8): 图6串行转换电路工作原理 (1)第一个数据总在链路口时钟的上升沿发送 (2)最后的数据总在链路口时钟的下降沿发送; 串并转换电路由一个串行的移位寄存器和一个并行的移 (3)当链路口停止时 LXCLKOUTP为低; 位寄存器构成,其高速时钟通过锁相环PLL提供,PLL产生的 (4)每次传输最少为4个字 高速时钟再通过分频电路得到16分频的低速时钟。串行移位 FPGA设计的接收链路口逻辑电路和发送链路口逻辑电 寄存器在PL产生的时钟的控制下,依次将接收到的数据存路都由两部分组成:接收接收缓冲模块和发送缓冲发送模块。 放在串行移位寄存器中然后在计数电路产生的控制信号的作接收模块是用来与 ADSP TS201S链路口发送通道进行接口和 用下,将数据存入并行寄存器。并行寄存器在低速时钟的控制数据拆包处理,发送模块是用米与 ADSP tS201s链路口接收 下将数据送入后续的逻辑电路。由于数据、同步信号以及时钟通道进行连接和数据打包处理。接收缓冲发送缓冲模块分别 信号从AD转换器传到FPGA接口的时候会产生90的相移, (下转105页)

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