嵌入式系统/ARM技术中的基于VxWorks的T比特路由器2.5G POS接口板设计与实现
29 浏览量
2020-10-23
12:08:06
上传
评论
收藏 134KB PDF 举报
嵌入式系统嵌入式系统/ARM技术中的基于技术中的基于VxWorks的的T比特路由器比特路由器2.5G
POS接口板设计与实现接口板设计与实现
1. 引言 随着IP网络的蓬勃发展、新的应用不断涌现，用户对网络带宽的要求也越来越高。运营商采用OC一
192（10Gbps）接口的光纤传输大大提高了光传输网络的容量，而路由器作为网络的主要节点设备，其处理速
度就成为网络通信的主要瓶颈之一。一台具有50个oc一192接口的路由器交换容量将达到T比特级，国外T比特
路由器已经开始试运行，国内开发T比特路由器也迫在眉睫。本文所研制的T比特路由器，系统总吞吐率可达
1.28Tbps,峰值交换能力为2.4Tbps,而每端口可达到10G的转发速率；为达到10G的转发速率，本路由器采用了4
路2.5GPOS接口。 2. 硬件总体结构设计 本路由器硬件体
1. 引言引言
随着IP网络的蓬勃发展、新的应用不断涌现，用户对网络带宽的要求也越来越高。运营商采用OC一192（10Gbps）接口
的光纤传输大大提高了光传输网络的容量，而路由器作为网络的主要节点设备，其处理速度就成为网络通信的主要瓶颈之一。
一台具有50个oc一192接口的路由器交换容量将达到T比特级，国外T比特路由器已经开始试运行，国内开发T比特路由器也迫
在眉睫。本文所研制的T比特路由器，系统总吞吐率可达1.28Tbps,峰值交换能力为2.4Tbps,而每端口可达到10G的转发速率；
为达到10G的转发速率，本路由器采用了4路2.5GPOS接口。
2. 硬件总体结构设计硬件总体结构设计
本路由器硬件体系结构由线路接口子系统、转发处理子系统、光背板交换网络子系统和内部通信子系统四大部分组成。当
接口收到数据包后，首先判断该包的目的地址是否为本路由器，是则上交给单板软件并由内部通信子系统交给主控处理；否则
填充内部包头，注明包类型，协议类型，目的机架号，端口号，接口号等信息，由同轴电缆交给转发处理子系统，再由光背板
转发到目的接口。接口把转发送过来的包和本路由器发出的包，进行和路处理后再发送出去。
2.1 性能需求分析性能需求分析
1）根据以往路由器的经验，通常硬件FPGA 中的高速通道工作在2.5Gbps速率下比较稳定。就A口输入数据速率10Gbps
来说，4个2.5Gbps的高速通道就可以将数据传到转发处理模块。但是，线路接口模块的功能实现要求：数据包在经过线路接
口输入处理模块的处理后要加上128 bit即16个byte的内部标签。考虑极限情况，A口收到的都是40 byte的超短包，那么，B口
输出的数据的极限速率为：[10Gbps×（40 byte+16 byte）]/40 byte=14Gbps.所以，本设计采用两路2.5Gbps的高速通道来传
A口接收的10Gbps数据中的四分之一即2.5Gbps数据到转发处理模块。那么，B口的最大输出速率为2.5Gbps×8=20Gbps,完全
满足B口传输带宽要求。
2）在均匀输入业务模型和平衡输出模型条件下，假定定长分组业务强度λ为0.95,为了控制分组的丢失概率小于10-8,可计
算所需要的输出队列分组缓冲容量S约为650个分组。统计意义上IP分组的平均长度为508字节。考虑到内部分组标签附加的
24字节，平均需要缓冲的IP分组字节数为532字节 总缓冲容量为650×532×8=2766400（Bits），即近似为2.8MBits。
3）本子系统的接口速度要达到10Gbps,如果每个包都是40字节，那么这时极限查表速率为：
对于输入查表模块的另一个指标为表项容量。按照极限容量来算，T比特路由器有8个机架，每个机架8个端口，每个端口
8个接口，每个接口的IPv4单播组播、IPv6单播组播地址总计有64个。那么极限表项容量为8*8*8*64=32768（32k）条。达到
这两个设计指标是本模块设计的一个难点。最终，我们选择了一款CAM,有64K条表项，查表速率能够达到100MSPS.这样的指
标完全可以达到本模块的要求。
2.2 子系统功能划分和模块设计子系统功能划分和模块设计
如下图所示，4 2.5G线路接口子系统可划分为光电及串并转换模块、链路层处理模块、输出FPGA处理模块、输入FPGA
处理模块、协议报文上交缓存模块、输入查表模块和时钟处理模块。为描述方便，将本子系统和路由器外部的接口称为A口，
和转发处理子系统的接口称为B口，和光背板子系统的接口称为G口，和单板处理机的接口称为F口，和时钟子系统的接口称
为J口。
评论0
最新资源