高速CMOS钟控比较器的设计

本文设计了一个基于1. 8 V电源电压、时钟频率可以达到500MHz的高速钟控电压比较器，采用预放大级、判断级、输出缓冲级结构，每一级的电路结构简单，通过对各个部分电路的特点进行分析，优化了前置放大器的晶体管的尺寸，实现了高速、高精度、低功耗的要求。在SMIC 0. 18μm CMOS工艺模型下，采用Hspice对电路进行仿真，结果表明在500 MHz的时钟频率下，比较精度可达0. 3 mV，功耗仅为26. 6μW，该电路可以应用在高速Flash ADC电路中。