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RISC-V相关的开源项目
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2018-05-01
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RISC-V相关的开源项目
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RISC-V 相关的开源项目
工具链
1、riscv-tools - 基本上所有 RISC-V 相关工具链、仿真器、测试的宏项目,包含
以下的项目
• riscv-gnu-toolchain - GNU 工具链
riscv-gcc - GCC 编译器
riscv-binutils-gdb - 二进制工具(链接器,汇编器等)、GDB 调试工具
riscv-glibc - GNU C 标准库实现
• riscv-isa-sim - Spike 周期精确指令集模拟器
• riscv-llvm -LLVM 编译器框架
riscv-clang - 基于 LLVM 框架的 C 编译器
• riscv-opcodes - RISC-V 操作码信息和转换脚本
• riscv-tests - RISC-V 指令集测试用例
• riscv-fesvr - 用于实现在上位机和 CPU 之间通信机制的库
• riscv-pk - 提供一个运行 RISC-V 可执行文件运行的最简的程序运行环境,
同时提供一个最简单的 bootloader
2、riscv-qemu - 一个支持 RISC-V 的 CPU 和系统模拟器
CPU 核开源实现
先讲一下 UC Berkeley 的发起 RISC-V 项目的团队所设计的兼容 RISC-V 指令集的
CPU 核,对于这个团队我简称 ucb-bar。必须要提的是,为了设计一个新的指令
集,需要不断的尝试各种可能的处理器设计组合。
Chisel 是 UC Berkeley 开发的一门“硬件构建语言”。从功能上讲,chisel 可以将
你描述的硬件(写的代码)转化为等价的可综合的 Verilog HDL 代码或时等价
的 C++仿真模型。用 Verilog 你走设计流程变为 ASIC 或烧录到 FPGA 上,也可
以 Simulation。C++主要用于周期精确的功能级仿真,可以也可以输出波形图,
主要优点是在用做仿真的时候比 Verilog 仿真快 10 倍,又能够很方便的和其他
语言的库集成。其他的优点包括 chisel 支持面向对象,通过 OO,可以极大的复
用和扩充先有的代码,本质上是提高了可复用性。还有一点,Chisel 其实是基
于 Scala 的一种扩展或者 DSL,所以从 Scala 带来的一个优点就是代码巨简洁无
比,连线巨简单。最后,如果你还是不明白,那你就这么理解,你再用 chisel
描述硬件的时候,你是在写生成代码的代码(注:“代码”这个词在这里是不妥
的用法)。
所以,ucb-bar 团队的所有处理器全部是用 chisel 写的,rocket-chip 是 RISC-V
开发的核心团队开发的基于 chisel 等一系列工具的 Generator,在这个框架下,
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- garfield88312020-07-12呵呵呵呵呵呵
weixin_38726503
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