工业电子中的CoolRunner-Ⅱ I2C控制器寄存器

I2C控制器寄存器基地址MBASE由VHDL代码中常量BASE ADDRESS决定，基地址为地址总线的高16位，低8位地址将决定哪一个寄存器被寻址。此I2C控制器寄存器共有如下4个。　　(1)MADR

CoolRunner-Ⅱ器件的微处理器接口逻辑

本文将介绍CoolRunner-Ⅱ器件的微处理器接口逻辑

工业电子中的CoolRunner-II I2C控制器CPLD设计框图

CoolRunner-II PC控制器CPLD设计框图如图所示，主要包括微控制器接口和I2C接口两个部分，图中各信号定义如表所示。 　　如图 I2C控制器CPLD设计框图 　　如表 I2C控制器CPL

工业电子中的CoolRunner-Ⅱ器件的工作流程

uC与CoolRunner-Ⅱ I2C控制器之间的操作流程主要包括初始化、主设备发送、主设备接收，以及从模式发送/接收，分别如a、b、c、d、所示。 如图a  I2C控制器初始化流程        

工业电子中的CoolRunner-Ⅱ SPI主控制器的实现

CoolRunner-Ⅱ CPLD实现的主SPI支持特性　　(1)微控制器接口。　　(2)多主SPI总线竞争检测与中断。　　(3)8个外部从SPI选择。　　(4)可选4种传输协议，SCK极性和相位可选

工业电子中的CoolRunner-Ⅱ器件的设计范例及其实现

本设计在CoolRunner-II 256个宏单元的XC2C256-5TQG144中实现，源代码及测试程序可从Xilinx网站上下载。资源使用率如表所示。　　如表  I2C控制器CPLD资源利用率 　

CoolRunner-Ⅱ器件实现SPI主控制器

SPI串行外设接口是一个全双工、同步及串行数据通信接口，已经被广泛应用于微处理器、微控制器和外设中，它允许在处理器与外设或处理器之间进行通信。SPI系统很灵活，可以与许多通用外设接口。本节描述的是在C

CoolRunner-Ⅱ器件的I2C接口主状态机

I2C接口主状态机如图所示。 　　如图  I2C接口主状态机　　无论是主模式，还是从模式，状态机都是相同的。在每个状态，模式都会被检测，以决定输出和下一个状态。如果仲裁失败或 I2C控制器被确定为从模

CoolRunner-Ⅱ器件的I2C总线仲裁

在以下几种情况下，I2C总线仲裁会失败。　　(1)在地址或数据发送周期，当主设备输出“1”，而SDA被采样为“0”。　　(2)在数据接收周期的应答位，当主设备输出“1”，而SDA被采样为“0”。　　(

工业电子中的CoolRunner-II器件的功能描述

Smart Card读卡器不同于基于软件的读卡器，用CoolRunner-II实现的是一个硬件方案。Smart Card是一个信用卡大小的卡片，其中具有微控制器和存储器，被用做身份验证及财政管理等。S

工业电子中的CoolRunner-Ⅱ 实现主SPI框图

主SPI框图如图所示，后面将分别介绍其中的每个部分。 　　如图 主SPI框图　　  来源:ks99

CoolRunner-II实现串行ABC功能描述接口

本设计是用CoolRunner2 CPLD实现串行ADO控制器，系统框图如图所示。其中串行ADC为TI的ADS7870，可以配置为8通道单端模式或4通道差分模式。本设计为8通道单端模式，SRAM为To

EDA/PLD中的CoolRunner-II器件的时序模型描述

Coo1Runner-Ⅱ器件外部信号从引脚进入器件后通过输入/输出模块级内部互连矩阵AIM从AIM再分配到各个功能模块。在整个过程中都需要附加额外的延迟 真延迟的多少取决于信号传输的路径和模块的种类，

EDA/PLD中的CoolRunner-II器件的宏单元Macrocell

在CoolRunner-II器件的每个功能块中有16个独立的宏单元，每个宏单元由触发器、多路选择器及时钟资源等构成，如图1所示。 　　 图1 CoolRunner-II宏单元结构　　宏单元中的触发器可

CoolRunner-II器件的时钟分频器模块

在CoolRunner-Ⅱ器件中，嵌入了时钟分频器(Clock Dividr)模块(XC2C128以⊥的器件)，如图1所示．该佼块为独立的硬核，不占用器件中的宏单元，分频系数为2、4、6、8 lO 1

CoolRunner-Ⅱ器件的OL、SDA、START不口STOP发生逻辑

在主模式中，此进程产生I2C总线的SOL和SDA。SOL为100 kHz，由系统时钟1.832 MHz及分频计数器CNT_100kHz决定。在不同的设计中，系统时钟可能不一样。为了满足I2C时序要求，

CoolRunner-II　CPLD设计

(1)工作流程　　CPLD控制ADC初始化并读回12位转换结果，将其解串为16位存储在SRAM中。此过程由两个状态机实现，如图1所示。　　CPLD配置ADC内部每一个寄存器，紧接着一个“Direct

最新 Xilinx CoolRunner II altium集成库

Xilinx CoolRunner II altium集成库，包含封装库和原理图库 XC2C32A Xilinx CoolRunner II altium集成库，包含封装库和原理图库 XC2C32A

EDA/PLD中的CoolRunner-II器件的应用门控功能

在CPLD设计中，并不是所有的输入/输出脚始终都处于工作状态，有些甚至很少使用。而在CoolRunner-II总线应用时，有时并不需要访问总线。在这些情况下，可以利用门控(DataGATE)功能将这些

CoolRunner-II　ADS787O接口

ADS7870有4个串行接口，即SCLK、DOUT、DIN和CS，如图1所示，可以方便地与CPLD或微控制器接口。 　　图1 ADC与CPLD的串行接口　　　　将RISE/FALL引脚拉高，ADC串行

EDA/PLD中的CoolRunner-II器件的Keeper（维持）功台旨

CoolRunner-II的输入/输出模块不仅具有终端调整(Keeper和Pullup)功能，而且可以支持多种接口标准。这些功能需要通过属性的设置才能被启用，并仅影响指定的输入／输出引脚。通常情况下，

EDA/PLD中的CoolRunner-II器件的高级内部互连矩阵

在CoolRunner-II器件中，高级内部互连矩阵（Advanced Interconnect Matrix，AIM）用于CPLD内部功能模块之间的高速连接，可为每个功能模块提供40个数据输入通道及

CoolRunner-II实现IrDA和UART功能描述

IrDA Version 1.O标准可以支持115.2 Kb/s数龆遮率，IrDA Version 2.0可以支铪到4 Mb/s数据速率 本设计符合 IrDA Version1.0标准，支持115.2

通信与网络中的CoolRunner-II器件功能描述

无线收发器包括接收器和发送器，发送器将发送文本信息“CooLrunnEr”，此信息被显示在发送器和接收器的LCD屏上。无线通信模块由RF Monothilics Inc.公司生产的RF模块DR3000

EDA/PLD中的CoolRunner-II器件使用施密特触发器

CoolRunner-II器件中的每个输入/输出脚都具有施密特触发器(Schmitt Trigger)的功能，并可提供500 mV的磁滞范围。该功能除了能够有效地抑制噪声和用于模拟信号的接收之外，还可

EDA/PLD中的CoolRunner-II器件的使用频率合成

CoolRunner-II的频率合成(CoolCLOCK)技术利用分频器模块和双沿触发器实现多种频率的组合输出，并且能够降低器件的功耗。由于时钟分频器模块的时钟输入只能在GCK2输入，因此CoolCL

EDA/PLD中的CoolRunner-II器件的使用时钟分频器

CoolRunner-II器件在XC2C128(128个宏单元)以上的器件内嵌入了一个时钟分频器模块，该模块具有两个控制输入脚，即GCK2(全局时钟输入脚)和CDRST(外部同步复位脚)；两个延迟控制

CoolRunner-II器件的设置输入/输出标准

CoolRunner-II系列XC2C128以上的器件支持多种接口标准，器件的默认参数为LVTTL。如果需要改变，必须通过属性来控制，也可以通过ISE 10设计工具的全局约束界面来设置。该功能的属性设

EDA/PLD中的CoolRunner-II器件的使用设计工具完成方式

在CooLRunner-II器件中，任何一个输入/输出引脚都可以配置成参考电源(VREF)的输入引脚，这个特性为产品的设计及升级提供了非常便利的条件。参考电源的输入引脚可以通过设计工具自动完成，也可以