利用FPGA实现多路话音/数据复接设备

本文利用FPGA完成了8路同步话音及16路异步数据的复接与分接过程,并且实现了复接前的帧同步捕获和利用DDS对时钟源进行分频得到所需时钟的过程。该设计的控制模块由VHDL语言完成,最后利用Xilinx公司的ISE工具和Modelsim工具完成了该设计的行为仿真、布局布线仿真及时序仿真。仿真结果验证了输入输出的逻辑关系。 本文探讨了如何利用FPGA（Field-Programmable Gate Array，现场可编程门阵列）技术实现多路话音和数据的复接与分接。在这个设计中，FPGA被用来处理8路同步话音信号和16路异步数据流的合并与分离，同时还包含了帧同步捕获和时钟源的频率分频功能。设计的核心控制模块是用VHDL（Very High Speed Integrated Circuit Hardware Description Language）编写的，并借助Xilinx公司的ISE开发工具和Modelsim仿真软件进行了行为、布局布线和时序的仿真验证。 1. 数据复接与分接原理 数据复接是一种将多路数据流合并为单一高速数据流的技术，目的是节省信道资源和简化调制解调设备。本文中采用的是按字复接的方式，即将8位码字存储后，在规定时间内对各路数据轮流复接。这种方式相对于按位复接（逐比特复接）而言，复杂度较高，但更适合于处理ADPCM编码后的话音数据（4bit并行）。在接收端，复接后的数据流会被分接回原始的多路信号。 2. 时钟源与DDS（Direct Digital Synthesis，直接数字频率合成） 为了实现复接与分接，需要精确的时钟源。设计中采用了DDS技术，从30MHz的晶振生成8kHz的话音时钟和117kHz的数据时钟。DDS通过生成特定的控制码字，对基础时钟进行分频，从而得到所需频率的时钟信号。 3. 帧同步与帧结构定义 帧同步是确保正确分接的关键，设计中采用了2个255bit的M序列（伪随机序列）加上一个0，形成256bit的同步头。这个同步头在接收端用于识别帧的开始，然后数据分接模块据此进行分路。考虑到同步话音的连续性和异步数据的可靠性，设计了特定的帧格式，异步数据被重复发送三次以提高传输的可靠性。 4. 码速调整与缓冲存储器 码速调整通常涉及到缓冲存储器，用于解决不同速率数据流的匹配问题。文中采用了异步FIFO（First-In-First-Out）作为缓冲器，通过读时钟控制模块避免了缓冲器被清空的问题，保证了数据的连续性。 5. 设计与验证 整个设计流程包括了VHDL编程、仿真验证和硬件实现。VHDL代码定义了控制逻辑，而ISE工具负责逻辑综合和布局布线，Modelsim则用于行为仿真，以验证输入输出的逻辑关系。经过仿真，设计成功地实现了多路话音和数据的复接与分接功能。 总结来说，这个设计展示了FPGA在构建多业务通信系统中的强大能力，利用其灵活性和并行处理能力处理复杂的时序问题。通过DDS、帧同步和码速调整等技术，实现了高效的数据复接和分接，这对于现代通信系统中资源的有效利用和数据传输的可靠性具有重要意义。