嵌入式系统/ARM技术中的Actel针对使用ARM7系列处理器的FPGA开发提供设计流程
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2020-11-27
22:13:47
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嵌入式系统嵌入式系统/ARM技术中的技术中的Actel针对使用针对使用ARM7系列处理器的系列处理器的
FPGA开发提供设计流程开发提供设计流程
Actel的Libero IDE还可支持业界领先的静态时序分析和I/O功能 Actel公司宣布其Libero集成设计环境 (IDE)
增添重要的崭新功能。全新Libero 6.3软件提供安全的设计流程 — 从综合直至实施 — 以便将Actel的CoreMP7
(业界首个软ARM7系列处理器) 集成到Actel的单芯片非挥发性现场可编程门阵列 (FPGA) 中。随着这个软件的推
出，Actel以其业界领先的SmartTime静态时序分析环境为基础，提供强化的最小延迟支持，并以独特的方式实
现高速FPGA的精确时间保持特性。这款强化的软件还可自动实现I/O电压分配任务，并支持Actel的新型R
Actel的Libero IDE还可支持业界领先的静态时序分析和I/O功能
Actel公司宣布其Libero集成设计环境 (IDE) 增添重要的崭新功能。全新Libero 6.3软件提供安全的设计流程 — 从综合直至
实施 — 以便将Actel的CoreMP7 (业界首个软ARM7系列处理器) 集成到Actel的单芯片非挥发性现场可编程门阵列 (FPGA)
中。随着这个软件的推出，Actel以其业界领先的SmartTime静态时序分析环境为基础，提供强化的最小延迟支持，并以独特
的方式实现高速FPGA的精确时间保持特性。这款强化的软件还可自动实现I/O电压分配任务，并支持Actel的新型RTAX4000S
器件 — 业界太空应用中最高密度的FPGA。
Actel工具市场部高级经理Michael Mertz称：“Libero 6.3 IDE结合业界最佳的第三方EDA工具和Actel的专有设计工具，延
续了Actel以多功能工具套件提供无与伦比的价值的传统。通过提升Libero来支持软ARM7系列处理器的实施，我们可让更多
FPGA设计人员享用这种先进的微处理器技术。而且，透过将先前的人手作业自动化，并提供独特的时序分析功能，FPGA设
计人员更可迅速获得最佳成果。”
经优化以支持CoreMP7
Libero 6.3提供先进的块级方法，让设计人员围绕CoreMP7聚集IP，并以可预测的时序和验证操作，将其映射在Actel的
ProASIC3/E FPGA结构中。Libero 6.3紧密集成了来自Magma Design Automation、Mentor Graphics和Synplicity的业界领先
的第三方工具，使到集成了CoreMP7的设计可实现无缝的综合、验证和物理综合。Synplicity和Magma Design Automation的
综合和物理综合工具中均有先进的黑盒子支持功能，能够实现安全的设计流程，而Actel专有的工具则提供现代化的加密技
术，保护具价值的ARM7 IP免遭非法存取。Actel的工具还提供所需的时序分析和布局功能，以简化和加速采用CoreMP7的系
统设计。
与以SRAM为基础的器件不同，Actel难以侵入的Flash架构和功能强大的加密技术能保护ARM7和用户IP免受反向工程或
盗窃的问题影响，有助于保护公司的竞争优势及开发投资。Libero 6.3为Actel器件提供独特的端对端安全流程，容许首个以
ARM处理器为基础的技术能在可编程逻辑上作为软IP内核实施。结果，设计人员能够为各种以价值为基础的消费电子、工
业、汽车和高可靠性应用等，构建别具成本经济的解决方案。
先进功能和新器件支持
Libero 6.3提供增强的时序和布局功能，能促进更佳的设计实施和提高设计人员效率。Actel领先业界的SmartTime时序分
析环境现具有“强化的最小延迟” (Enhanced_Min_Delay, EMD) 功能，这个全面的工序首次将精确的保持时间分析功能引进于
FPGA设计领域中。EMD能省去实现最小延迟的过度保守操作，以改进系统设计的时序收敛。这种显著的性能提升以独特方式
为SmartTime用户带来优势，通过更全面的方法来验证内部和芯片至芯片级别的设置和保持时序。
Libero 6.3还采用先进的匹配算法，自动进行I/O电压分配，缓解以处理器为基础复杂设计的耗时工序，来优化I/O配置。
这种新的I/O库分配器在布局过程中，可以自动将VCCI电压和VREF引脚分配至合适的未获分配的I/O中。将这种先前以人手完
成的过程自动化，可以简化FPGA设计，尤其是包含多达80个不同种类I/O的复杂器件。
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