异步FIFO在FPGA与DSP通信中的运用
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2020-08-07
14:47:06
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异步异步FIFO在在FPGA与与DSP通信中的运用通信中的运用
利用异步FIFO实现FPGA与DSP进行数据通信的方案。FPGA在写时钟的控制下将数据写入FIFO，再与DSP进
行握手后，DSP通过EMIFA接口将数据读入。文中给出了异步FIFO的实现代码和FPGA与DSP的硬件连接电
路。经验证，利用异步FIFO的方法，在FPGA与DSP通信中的应用，具有传输速度快、稳定可靠、实现方便的
优点。
在目前电子系统的设计中，DSP+FPGA架构越来越多，其原因在于该架构兼顾了速度和灵活性。通用DSP的优点是通过编程
可以广泛应用到产品中，并且主流制造商生产的DSP已能满足算法控制结构复杂、运算速度高、寻址方式灵活和通信性能强
大等需求。但是传统的DSP采用冯-诺依曼结构或某种类型扩展。此种结构本质上是串行的，因此遇到需处理的数据量大，对
处理速度要求高，但是对运算结构相对比较简单的底层信号处理算法则显不出优点，适合采用FPGA硬件实现。而采用
DSP+FPGA的数字硬件系统就可以把二者优点结合起来，兼顾速度和灵活性，既满足底层信号处理要求，又满足高层信号处
理要求。采用此架构，就不可避免地遇到FPGA与DSP之间数据通信的问题。本文讨论了异步FIFO在FPGA与DSP通信中的运
用，该方法具有传输速度快，稳定可靠并且实现方便等优点。
1 异步FIFO的结构
由于FPGA和DSP具有各自的全局时钟，将FPGA中的数据传递给DSP时，也就是将数据从一个时钟域传递到另一个时钟域，
并且目标时钟域与源时钟域是不相关的，因此这些域中的动作也是不相关的，从而消除了同步操作的可能性，并使系统重复地
进入亚稳定状态。亚稳态也就是触发器工作在一种不确定的状态，这种不确定的状态将会影响到下一级触发器，最终导致连锁
反应，从而使整个系统功能失常。当有大量的数据需要进行跨时钟域传输且对数据传输速度要求比较高的场合，克服亚稳态实
现数据的高速稳定传输，异步FIFO是一种简单、快捷的解决方案。
FIFO(First In First Out)是一种先进先出的数据缓存器，而异步FIFO是用一种时钟写入数据，用另一种时钟读出数据。以
FPGA向DSP传输数据为例，FPGA产生写时钟，在写时钟的控制下同步向FIFO中写入数据，并且使相应的写指针增加1；
DSP提供读时钟，在读时钟的控制下同步地从FIFO中取出数据，并且使相应的读指针增加1。这里唯一的跨时钟域操作就是对
FIFO空或满的判断。如何根据异步的读、写指针信号产生正确的空、满标志，保证数据正确的写入或读出，而不发生溢出或
读空的状态出现。就必须保证FIFO在满的情况下，不能进行写操作，在空的状态下不能进行读操作，这是异步FIFO设计的关
键。
判断FIFO为空还是满，本文采用如下算法：构造一个指针宽度为N+1，深度为2N Byte的FIFO，当读、写指针的二进制码中最
高位不一致而其他N位都相等时，FIFO为满。当读、写指针完全相等时，FIFO为空。例如：一个深度为8 Byte的
FIFO，FIFO_WIDTH=8，FIFO_DEPTH=2N= 8，N=3，指针宽度为N+1=4。起初rd_ptr_bin和wr_ptr_bin均为“0000”。此时
FIFO中写入8 Byte的数据，wr_ptr_bin=“1000”，rd_ptr_ bin=“0000”。当然，这就是满条件。现在，假设执行了8次读操作，使
得rd_ptr_bin=“1000”，这就是空条件。另外的8次写操作将使wr_ ptr_bin等于“0000”，但rd_ptr_bin仍然等于“1000”，因此FIFO
为满条件。显然起始指针无需为“0000”。假设它为“0100”，并且FIFO为空，那么写入8 Byte会使
wr_ptr_bin=“1100”，rd_ptr_bin仍为“0100”。这说明FIFO为满。
不可以将读、写指针直接比较，因为读、写指针在不同的时钟域，直接比较会出现亚稳态现象。在涉及到触发器的电路中，亚
稳态无法彻底消除，只能将其发生的概率降到最低。其中的一个方法就是使用格雷码。格雷码在相邻的两个码元之间只有一位
变换。这就避免了读、写指针与时钟同步的时候发生亚稳态现象。另外一种方法就是使用两级D触发器同步，假设一个D触发
器发生亚稳态的概率为P，那么两个级联的D触发器发生亚稳态的概率就为P2。
综上所述，本文设计了如图1所示的FIFO，该FIFO的输入端口有wclk(写时钟)，rclk(读时钟)，wrst_n(写复位)，rrst_n(读复
位)，sen-dbegin(启动数据发送，由DSP发送给FPGA)，winc(写使能)，rinc(读使能)，wdata[DSIZE-1．．0](写数据，以16位
数据为例)，输出端口为rdata[DSIZE-1．．0](读数据，16位)，wfull(写满标志)，rempty(读空标志)，ready(数据准备好，由
FPGA发送给DSP)。该FIFO的深度设为2 048，即一共有2 048个16位数据存贮单元，当写复位无效，写使能有效时，FPGA
就在写时钟的控制下将数据写入FIFO中，当写满约定的字符数时，将数据准备好信号置为有效，通知DSP可以取数据，当
FIFO写满情况出现时，写满标志置为有效，阻止继续向FIFO中写入数据。当FIFO接收到DSP发来的启动数据发送信号且读使
能信号均为有效时，FIFO就在DSP发来的读时钟的控制下，依次将数据放到16位读数据端，供DSP读取。
实现该FIFO的关键部分Verilog代码如下：
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