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菜鸟初入FPGA之串并转换
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2020-07-20 17:37:44 上传
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本文章是关于FPGA之串并转换。
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我与FPGA的恋爱之串并转换
本文章是关于串并转换的相关程序。
FPGA串并转换设计技巧
打包压缩的 包括： FPGA 设计的四种常用思想与技巧.pdf 一些提高fpga运行速度的方法.doc 用VERILOG HDL语言实现并串、串并接口的转换.PDF
基于FPGA仿真的并串转换
基于FPGA仿真的并串转换，可以模拟并行信号转换成串行信号，或者串行信号转换成并行信号，实测可以，包含完整的并串，串并转换源程序，可以在Quarus中看到效果或者修改。
FPGA乒乓操作及串并转换设计篇
本文讨论的四种常用 FPGA/CPLD设计思想与技巧： 乒乓操作、 串并转换、 流水线操作、 数据接口同步化， 都是 FPGA/CPLD 逻辑设计的内在规律的体现， 合理地采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的...
基于FPGA的并串转换电路硬件实现
并串转换电路在通信接口中具有广泛的应用，可编程逻辑阵列由于具备灵活、可重构等特点非常适应于并串转换硬件电路的实现。为了解决硬件电路结构中资源与性能的矛盾，分析比较了移位寄存器、计数器与组合逻辑条件判定三种不同的并串转换硬件电路结构，并通过设计仿真对其进行了功能验证和性能评估。实验结果表明采用移位寄存器的实现方法具有最优的速度性能，采用计数器的实现方法具有最优的性价比，采用组合逻辑条件判定的实现方法
基于FPGA的多路高速串并转换器设计
基于FPGA的多路高速串并转换器设计,内部提供了代码
FPGA串并转换代码(verilog)
FPGA串并转换代码 (verilog) 可用.
基于FPGA 的解串器参考设计与实现
日前，德州仪器 （TI） 与可编程逻辑解决方案的供应商赛灵思公司 （Xilinx） 联合宣布推出基于 FPGA 的解串器参考设计，该设计由 TI 与 Xilinx 联合开发而成。这款全新的参考设计能够对 TI ADS527x 模数转换器 （ADC） 系列的码流进行解串，其附带的应用手册可为设计人员介绍一种快速而简便的解决方案。ADC，Analog-to-Digital Converter的缩写，指
4位串并转换器
4位串并转换器
串并转换之VHDL
串并转换用VHDL实现 简单易懂 带FIFO各种转换
串并转换VHDL源代码
用VHDL编写的串并转换源代码.串并转换，vhdl 源代码
串并转换Verilog代码设计
自己编写的串并转换verilog 代码，经过Modelsim 软件仿真，验证了设计的正确性。
verilog__串并转换
verilog__串并转换.
串并转换模块（带testbench文件）
时序控制的串并转换模块，其中包括并行转串行子模块和串行转并行子模块，主时钟24Mhz；在安装了modelsim之后，直接运行testbench文件可以获得仿真结果。
Verilog HDL 串入并出转换器
一个串入并出转换器。输入是8bit数据，输出是32bit数据。给出AMSD图和HDL设计描述。并给出测试脚本和仿真结果。
串并转换verilog实现.rar
推荐了串并转换相关的书籍，实现了串并转换的代码
verilogI2Cslave串并转换模块
verilog语言编写的I2Cslave串并转换模块
verilog并串/串并转换
采用verilog语言编写其代码。文件中有8位和16位并串转换代码和测试文件，其中8位并串转换有a和b两种方法实现
vhdl实现串并转换和并串转换 包含代码
使用了vhdl语言实现了数据的串并转换，以及并串转换，包含代码，代码易懂，适合初学者学习。
串并转换与并串转换的Verilog实现
quartus环境下工程，自己写的sipo和piso两个模块，用verilog分别实现串并转换和并串转换，通俗易懂
串并转换，并串转换
利用matlab实现串并转换和并串转换的源代码
QPSK的调制解调。包括串并转换、电平转换、载波调制、信号合成、相干解调、抽样判决和并串转换。word论文，matlab源码
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