用Verilog hdl来实现d触发器2分频程序
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2020-08-10
21:24:07
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用用Verilog hdl来实现来实现d触发器触发器2分频程序源码分频程序源码
用Verilog hdl来实现d触发器2分频程序源码，有相关程序、原理图、仿真图，大家可做参考。
用Verilog来实现d触发器2分频的Veriloghdl程序：
module dff_2(clk,rst,clk_out);
input clk,rst;
output clk_out;
wire clk,rst;
reg clk_out;
always @(posedge clk or negedge rst)
if(!rst)
begin
clk_out<=0;
end
else
begin
clk_out<=~clk_out;
end
endmodule
通过RTL viewer 得到的原理图；
仿真图如图示：
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weixin_38659789
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