基于FPGA的Viterbi译码器设计与实现

基于FPGA的Viterbi译码器设计与实现的论文

Viterbi译码器回溯算法实现研究

Viterbi译码器回溯算法实现研究

HDTV接收机吕Viterbi译码器的FPGA实现

高清晰度数字电视（HDTV）技术是当今世界上最先进的图像压缩编码技术和数字通信技术的结合。它代表一个国的科技综合实力,蕴藏着巨大的市场潜力。数字电视地面广播编码正交频分复用（CMOFDM）传输系统以其

2,1,7卷积码的viterbi译码算法的FPGA实现,内容详细,而且附带源代码.rar

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如何在FPGA中实现Viterbi译码

LTE采用下行正交频分多址（OFDM、上行单载波频分多址（SC-FDMA）的方式。OFDM是LTE系统的主要特点，其基本思想是把高速数据流分散到多个正交的子载波上传输，从而使子载波上的符号速率大大降低

卷积编码和viterbi译码的matlab程序

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viterbi译码c++实现源代码

本程序对于信道编码方面的viterbi译码进行简单的仿真译码，并且配有详细的注释，比较方便看懂，适合对于算法初始涉及的工作人员或者从事通信行业相关的人员

通信与网络中的高速Viterbi译码器的优化和实现

摘要：大约束度卷积码作为信道纠错编码在通信中得到了广泛的应用，而其相应的Viterbi译码器硬件复杂度大，限制了译码速度。分析了Viterbi译码器的结构，优化了各模块，合理地组织了存储器结构，简化了

基于FPGA的Viterbi译码器设计及实现

Viterbi算法是一种最大似然译码算法。在码的约束度较小时，它比其它概率译码算法效率更高、速度更快，译码器的硬件结构比较简单。随着可编程逻辑技术的不断发展，其高密度、低功耗、使用灵活、设计快速、成本

CDMA系统通用高速Viterbi译码器设计与实现.pdf

CDMA系统通用高速Viterbi译码器设计与实现pdf,CDMA系统通用高速Viterbi译码器设计与实现

Verilog实现viterbi 译码

本文提供Verilog的viterbi译码代码，里面包括top顶层模块和testbench测试模块，导入vivado中即可仿真使用。要求使用者熟悉Verilog语言以及viterbi译码原理。具体其他

卷积码的viterbi译码算法的c语言源代码

该代码为卷积码的viterbi译码算法的c语言源代码，能够实现约束长度为3~9的卷积码的维特比算法的译码

论文研究-Viterbi译码器的研究与设计 .pdf

Viterbi译码器的研究与设计，董明，，在当代无线通信系统中，卷积码是一种广泛使用的信道编码方式。而Viterbi译码算法作为卷积码的最大似然译码算法，具有速度快、译码��

Viterbi译码的实Matlab现

Viterbi译码的实Matlab现，算法原理，matlab仿真

论文研究-高速VITERBI译码器的研究与设计 .pdf

高速VITERBI译码器的研究与设计，李选中，李庆，设计了一个高速(2,1,6)Viterbi译码器，通过采用并行基-4结构和比特级进位保存算法（Carry-Save Arithmetic），改进了V

3G测试系统中的Viterbi译码及其DSP实现及优化

本文介绍了一种用于测试TD-SCDMA手机终端测试平台中的关键技术——Viterbi译码。研究用约束度K=9的卷积编码和最大似然Viterbi译码的差错控制方案，在Viterbi译码算法中，提出了原位

EDA/PLD中的基于FPGA的Viterbi译码器设计及实现

卷积码是广泛应用于卫星通信、无线通信等各种通信系统的信道编码方式。Viterbi算法是一种最大似然译码算法。在码的约束度较小时，它比其它概率译码算法效率更高、速度更快，译码器的硬件结构比较简单。随着可

viterbi译码算法c++实现以及程序所对应的转移图

本文档对于所编写的viterbi算法进行了详细的讲解以及描述，所附录的代码在win7环境，vs2008平台均测试通过，适合于涉及信道编码或者viterbi译码的人员使用

从FPGA实现的角度对大约束度Viterbi译码器中路径存储单元的设计

1 引言 　　Viterbi译码算法是一种最大似然译码算法，目前广泛应用于各种数据传输系统，特别是卫星通信和移动通信系统中。近年来随着FPGA技术的迅速发展，使得基于FPGA实现Viterbi译码的算

通信与网络中的Viterbi译码器STEL-2060C及其应用 (图)

摘 要：本文介绍了Intel公司STEL-2060C Viterbi译码器的特征，分析了该芯片在应用中的关键性问题并给出在高清晰度数字电视中的应用实例。关键词：高清晰度数字电视（HDTV）；Viter

卷积编码及基于DSP的Viterbi译码器设计 caj格式

卷积编码及基于DSP的Viterbi译码器设计论文，北方工业大学硕士毕业论文 caj格式

基于FPGA的Viterbi译码器设计

摘要：卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理，分析了Viterbi译码器的结构，然后用Verilog语言设计了一种基于Altera公

基于Xilinx FPGA的高速Viterbi回溯译码器

摘　要：分析了新一代通信系统的发展对Viterbi译码器速率提出了更高的要求，通过优化Viterbi译码器结构，在XilinxVirtexIIPFGA上实现了速率30Mb／s以上的256状态Viter

EDA/PLD中的基于FPGA的Viterbi译码器设计

摘要：卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理，分析了Viterbi译码器的结构，然后用Verilog语言设计了一种基于Altera公

大约束度Viterbi译码器中路径存储单元的设计

1 引言 　　Viterbi译码算法是一种最大似然译码算法，目前广泛应用于各种数据传输系统，特别是卫星通信和移动通信系统中。近年来随着FPGA技术的迅速发展，使得基于FPGA实现Viterbi译码的算

一种基于FPGA的Viterbi译码器优化算法

1 引 言 　　由于卷积码优良的性能，被广泛应用于深空通信、卫星通信和2G、3G移动通信中。卷积码有三种译码方法：门限译码、概率译码和Viterbi算法，其中Viterbi算法是一种基于网格图的似然译

EDA/PLD中的一种基于FPGA的Viterbi译码器优化算法

1 引 言 　　由于卷积码优良的性能，被广泛应用于深空通信、卫星通信和2G、3G移动通信中。卷积码有三种译码方法：门限译码、概率译码和Viterbi算法，其中Viterbi算法是一种基于网格图的最大似

应用于通信系统中的高性能Viterbi译码器实现

针对无线通信系统中对于高频率、高吞吐量的要求，提出了一种基于ASIC的高速Viterbi译码器实现方案。该译码器在约束度小于等于9的情况下，采用全并行结构的加比选模块。性能分析结果表明，在SMIC 4

JAVA上百实例源码以及开源项目

百度云盘分享 简介 笔者当初为了学习JAVA，收集了很多经典源码，源码难易程度分为初级、中级、高级等，详情看源码列表，需要的可以直接下载！ 这些源码反映了那时那景笔者对未来的盲目，对代码的热情、执着，