基于CPLD的双屏结构液晶控制器的研究与设计[图]
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2020-10-22
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基于基于CPLD的双屏结构液晶控制器的研究与设计的双屏结构液晶控制器的研究与设计[图图]
随着集成电路技术的发展， 在现代电子设计中，可编程逻辑器件的运用越来越多，原因在于其规模大，体积
小，功能强，价格便宜。CPLD可擦写上万次，使得硬件设计像软件设计一样灵活方便。Verilog HDL语言作为
硬件描述语言有其独特的优势：在门级描述的底层，描述的设计思想、电路结构和逻辑关系清晰明了，设计语
言简练、易学易用，模块化分层结构在大规模设计时具有优势。如果使用Verilog把控制功能集成在一片CPLD芯
片里，整个电路将会变得更简洁、实用。
1. 引言引言
随着集成电路技术的发展， 在现代电子设计中，可编程逻辑器件的运用越来越多，原因在于其规模大，体积小，功能强，价
格便宜。
2.
液晶控制器用于单片机和液晶屏的接口，一方面不断地把显存的数据刷新到液晶屏上，另一方面控制单片机对显存数据的更
新。
双屏结构液晶控制器内部主要的计数器，分别是4bit时钟同步字符计数器、行计数器和帧计数器，它们在系统时钟FCLK的控
制下同时计数，主要是用来产生行同步信号LP 和帧同步信号FP ，分别用来控制液晶屏换行和换页。液晶屏就是在这三个信号
的控制下反复地把显存里的数据刷新到屏幕上。
本设计采用Altera 公司生产的EPM7128SCPLD芯片来实现LCD 控制器以及它的外围
逻辑时序的全部功能，使用的液晶屏为640×480双屏显示结构，即上半屏和下半屏同时显示，RAM为一片
SRM20512LLTM78(62512)。
液晶屏刷新速度的计算公式为FFRP = FCLK/ ( Hn×Nx )。
其中，FFRP为液晶屏显示帧扫描频率，一般要大于70 Hz ，Hn为一行显示的4bit同步字符数640/4=160，Nx为一屏帧扫描的
行数480/2=240，FCLK为系统的工作时钟频率，采用晶振提供频率11.05926MHz，将其四分频得到2.764815MHz即可作为系
统时钟FCLK。
系统构成如下图所示：
3. 实现过程实现过程
1）液晶刷新时序产生）液晶刷新时序产生
此部分主要产生行同步和帧同步信号，完成行和帧同步。
由于双屏结构液晶屏以4bit为单位上下同时显示，可以在CPLD内定义两个寄存器，行含4bit字符寄存器scp_reg，值为
640/4=160， 帧含行寄存器lp_reg，值为480/2=240。字符时钟同步计数器scp_count为4bit字符的计数器，在系统时钟scp_clk
作用下计数加一，与行含字符寄存器内容比较，若等，表示一行结束，开始下一行，scp_count清零，行计数器lp_count加
一，lp_flag置一，产生行同步信号LP。行计数器lp_count与帧含行寄存器内容比较，若等，表示一帧结束，开始下一
帧，scp_count， lp_count 清零，fp_flag置一，产生帧同步信号FP。实现的程序如下：
always@(posedge scp_clk)
begin
scp_count=scp_count+1;
if(scp_count==scp_reg)
begin
lp_count=lp_count+1;
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