4位乘法器vhdl程序
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2020-08-14
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4位乘法器位乘法器vhdl程序程序
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年
底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。 VHDL和Verilog作为IEEE的工业标准硬件描述语
言，得到众多EDA公司支持，在电子工程领域，已成为事实上的通用硬件描述语言。
4位乘法器,vhdl
--
--------------------------------------------------------------------------------/
-- DESCRIPTION : Signed mulitplier:
-- A (A) input width : 4
-- B (B) input width : 4
-- Q (data_out) output width : 7
-- Download from : http://www.pld.com.cn
--------------------------------------------------------------------------------/
library IEEE;
use IEEE.std_logic_1164.all;
entity one_bit_adder is
port (
A: in STD_LOGIC;
B: in STD_LOGIC;
C_in: in STD_LOGIC;
S: out STD_LOGIC;
C_out: out STD_LOGIC
);
end one_bit_adder;
architecture one_bit_adder of one_bit_adder is
begin
S <= A xor B xor C_in;
C_out <= (A and B) or (C_in and (A xor B));
end one_bit_adder;
library IEEE;
use IEEE.std_logic_1164.all;
entity multi is
port (
A: in STD_LOGIC_VECTOR (3 downto 0);
B: in STD_LOGIC_VECTOR (3 downto 0);
data_out: out STD_LOGIC_VECTOR (6 downto 0)
);
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