形式化验证在处理器浮点运算单元中的应用

随着芯片复杂度的急剧增加,模拟仿真验证不能保证测试向量的完备性，尤其是一些边界情况。形式验证方法因其完整的状态空间遍历性和良好的完备性,被业界应用于设计规模不大的模块和子单元中。针对处理器浮点运算单元，采用Cadence公司JasperGold工具对一些关键模块进行了形式化验证，对流水控制中的纠错码(Error Correcting Code，ECC)、软件结构寄存器(Software Architected Register，SAR）和计算单元中的公共模块分别采用了基于FPV（Formal Property Verification）的性质检验和基于SEC（Sequential Equivalence Checking）的等价性检验。结果表明，形式化验证在保证设计正确性的基础上极大地缩短了验证周期。