摘 要:本文提出了多时钟域逻辑设计中的一般问题,介绍了异步电路设计中同步化处理的重要作用,分析了触发器失效的原因和几种可行的解决亚稳态失效的方法。
引言
在数字电路设计中,大部分设计都是同步时序设计,所有的触发器都是在同一个时钟节拍下进行翻转。这样就简化了整个设计,后端综合、布局布线的时序约束也不用非常严格。但是在设计与外部设备的接口部分时,大部分外部输入的信号与本地时钟是异步的。在SoC设计中,可能同时存在几个时钟域,信号的输出驱动和输入采样在不同的时钟节拍下进行,可能会出现一些不稳定的现象。本文分析了在跨时钟域信号传递时可能会遇见的问题,并介绍了几种处理异步时钟域接口的方法。