表示闪速存储器与CPU的连接模式如图1所示。该图中信号名与信号的意思吻合ISA总线，通过地址译码器对CPU地址的高位进行解码，如果属于闪速存储器范围．则使CE信号有效，将地址的低位赋予闪速存储器。
图1 8位CPU与闪速存储器的连接思路
进而OE与SMEMR信号、WE与SMEMW信号相连，DQ0～DQ7连接于CPU的数据总线。
该图中特意考虑到时序的关系。根据CPU的总线工作时间，或者需要仔细计算时间，或者使其等待、延长总线周期等。ISA总线与近期的闪速存储器工作等相比，其速度是足够缓慢的，所以该图可以在添加缓冲器的电路中工作。 如果CPU的数据
