没有合适的资源?快使用搜索试试~ 我知道了~
EDA/PLD中的关于Verilog简易UART的FPGA/CPLD实现
0 下载量 193 浏览量
2020-10-23
02:03:04
上传
评论
收藏 52KB PDF 举报
温馨提示
试读
2页
测试平台:MACHXO640 可编程语言:Verilog 随机测试:是 波特率:9600 误码率:<1%oooooo 目标:在xo640上实现一个简单的Uart,能够解析串口数据,并在寄存器中存储,用FIFO实现数据的传递。那么后期可以通过开发板上的串口经CPLD访问各种数据。比如PC=CPLD=EEPROM等等,极大方便后期的开发和调试。 下面介绍一下重点: 1、Speed波特率及采样设置 这里的原理是:根据实际的波特率和板卡所使用的晶振频率,在容许的误差范围内(串口有一定的容错率)进行分频。这里强调一点,做法可以分为以下两类:分频与不分频。分
资源推荐
资源评论
资源评论
weixin_38554781
- 粉丝: 6
- 资源: 884
上传资源 快速赚钱
- 我的内容管理 展开
- 我的资源 快来上传第一个资源
- 我的收益 登录查看自己的收益
- 我的积分 登录查看自己的积分
- 我的C币 登录后查看C币余额
- 我的收藏
- 我的下载
- 下载帮助
安全验证
文档复制为VIP权益,开通VIP直接复制
信息提交成功