图所示的直接FIR滤波器在VHDL中使用（顺序）PROCESS声明或者是加法器和乘法器的“组件实例”来实现。PROCESS设计为合成器提供了更多的自由，而组件实例则可以被设计者完全控制。为了说明这一点，下面将要给出一个长度为4的FIR滤波器作为PROCESS设计。尽管长度为4的FIR对于大多数实际应用来讲都太短了，但是它可以很容易地扩展到更高阶，并且其优点在于编辑时间比较短。线性相位（也就是对称）FIR脉冲响应假定如下：
这些系数可以直接编码成4位分数。注意：通常仅仅实现正CSD系数时会更有效，因为正CSD系数具有更少的非零项，当计算乘积的累加时可以将系数的符号考虑进来。
