基于FPGA的DDR3多端口读写存储管理系统的设计

基于FPGA的DDR3多端口读写存储管理系统的设计 本文设计并实现了基于FPGA的DDR3多端口存储管理系统，用于机载视频图形显示系统。该系统采用Kintex-7系列XC7K410T FPGA芯片和两片MT41J128M16 DDR3 SDRAM芯片为硬件平台，实现了多端口读写存储管理。 DDR3存储管理系统的设计架构包括DDR3存储器控制模块、DDR3用户接口仲裁控制模块和帧地址控制模块。DDR3存储器控制模块采用MIG方案，通过用户接口建立FPGA内部控制逻辑到DDR3的连接。DDR3用户接口仲裁控制模块将每一个数据读写请求设置成中断，借鉴中断处理思想来进行仲裁控制，从而解决数据存储的冲突。帧地址控制模块控制帧地址的切换。 DDR3存储器控制模块的设计包括DDR3控制模块用户接口写操作设计和DDR3控制模块用户接口读操作设计。DDR3控制模块用户接口写操作信号说明包括地址系统和数据系统。地址系统的内容是app_addr和app_cmd，两者对齐绑定，app_cmd为000时为写命令，当app_rdy（DDR3控制）和app_en（用户控制）同时拉高时，将p_addr和app_cmd写到相应FIFO中。数据系统的内容是app_wdf_data，它在app_wdf_rdy（DDR3控制）和app_wdf_wren（用户控制）同时拉高时，将写数据存到写FIFO。 DDR3用户接口仲裁控制模块的设计是为了解决数据存储的冲突问题。该模块将每片DDR3只有一组控制、地址和数据总线，因此同一时刻只能有一个设备在访问。常见的总线切换方式有两种：一种是轮询机制，软件实现简单，但实时性不高；一种是仲裁机制，设备发送中断请求，从而进行总线切换。由于视频图形显示系统对实时性要求高，因此选择仲裁机制。 本文的设计思路是基于FPGA的多端口读写存储管理系统，可以满足机载视频图形显示系统的存储需求。该系统具有高带宽、高传输速率和低功耗的特点，可以满足视频处理和图形生成的存储需求。