2_抢答器实验指导书1
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2022-08-08
23:12:34
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实验二、智力抢答器
一、实验目的
1.学习 VerilogHDL 基本语法；
2.巩固 VIVADO 环境下 VerilogHDL 编程设计的基础；
3.掌握数字系统中按键消抖，定时计数的设计要素及编写；
4.掌握 Verilog 中模块化调用的方法；
5.对有限状态机（FSM）做初步了解；
6.实现对 EGO1 开发板四位动态数码管的控制。
二、实验内容
设计一台智能电子抢答器并在 EGO1 开发板上实现，编号为 1~4 的选手在规
定时间（10s）内按键抢答，抢中时锁定选手编号并显示，其他无效。主持人按
开始和清零。当有人违规抢答时有提醒报警功能。
三、实验要求
1.抢答器可容纳 4 组参赛者抢答，每组设一个抢答按钮；
2.主持人按下开始键后显示抢答倒计时，此时选手可进行抢答；
3.若选手在主持人按下之前进行抢答，则系统显示该选手违规；
4.系统具有第一抢答信号的鉴别和锁存功能。即系统只显示首先抢答选手的
组号；
5.若倒计时结束仍无人抢答，主持人再按一次则系统进入起始态。
四、实验原理
1.按键处理
在实际应用中，很大一部分的按键是机械按键。在机械按键的触点闭合和断
开时，都会产生抖动，为了保证系统能正确识别按键的开关，就必须对按键的抖
动进行处理。在处理按键抖动的程序中，必须同时考虑消除闭合和断开两种情况
下的抖动。
常用处理方式：系统时钟打两拍。
五个通用按键，默认为低电平，按键按下时输出高电平。管脚约束情况见右
下图
一种有效的处理方式：
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