基于SRT算法的单精度浮点除法器

所需积分/C币:50 2014-08-06 15:55:30 151KB DOC
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采用Verilog HDL语言,在FPGA上实现了单精度浮点除法器的设计,通过采用SRT算法、SD表示法、常数比较法以及飞速转换法,进一步提高电路的运算速度。本文使用NC-sim和Maxplus2仿真软件进行前仿真和后仿真,使用Synplify进行逻辑综合,采用的器件是EPF10K40RC208-3,对除法器进行了仿真。

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    cctt66 为什么是空白???
    2017-12-04
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    wb2009_happy

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