没有合适的资源？快使用搜索试试~ 我知道了~

文库首页课程资源专业指导王金明：《Verilog HDL 程序设计教程

王金明：《Verilog HDL 程序设计教程

王金明：《Verilog

程序设计教程》

需积分: 18 21 下载量 180 浏览量 2009-12-12 18:34:21 上传评论收藏 148KB PDF 举报

温馨提示

试读

83页

王金明：《Verilog HDL 程序设计教程>> 王金明：《Verilog HDL 程序设计教程>> 王金明：《Verilog HDL 程序设计教程>> 王金明：《Verilog HDL 程序设计教程>>

资源推荐

资源详情

资源评论

王金明：《 Verilog HDL 程序设计教程》

- 1 -

【例 3.1】4 位全加器

module adder4(cout,sum,ina,inb,cin);

output[3:0] sum;

output cout;

input[3:0] ina,inb;

input cin;

assign {cout,sum}=ina+inb+cin;

endmodule

【例 3.2】4 位计数器

module count4(out,reset,clk);

output[3:0] out;

input reset,clk;

reg[3:0] out;

always @(posedge clk)

begin

if (reset) out<=0; //同步复位

else out<=out+1; //计数

end

endmodule

【例 3.3】4 位全加器的仿真程序

`timescale 1ns/1ns

`include "adder4.v"

module adder_tp; //测试模块的名字

reg[3:0] a,b; //测试输入信号定义为 reg 型

reg cin;

wire[3:0] sum; //测试输出信号定义为 wire 型

wire cout;

integer i,j;

adder4 adder(sum,cout,a,b,cin); //调用测试对象

always #5 cin=~cin; //设定 cin 的取值

initial

begin

a=0;b=0;cin=0;

for(i=1;i<16;i=i+1)

#10 a=i; //设定 a 的取值

end

程序文本

- 2 -

initial

begin

for(j=1;j<16;j=j+1)

#10 b=j; //设定 b 的取值

end

initial //定义结果显示格式

begin

$monitor($time,,,"%d + %d + %b={%b,%d}",a,b,cin,cout,sum);

#160 $finish;

end

endmodule

【例 3.4】4 位计数器的仿真程序

`timescale 1ns/1ns

`include "count4.v"

module coun4_tp;

reg clk,reset; //测试输入信号定义为 reg 型

wire[3:0] out; //测试输出信号定义为 wire 型

parameter DELY=100;

count4 mycount(out,reset,clk); //调用测试对象

always #(DELY/2) clk = ~clk; //产生时钟波形

initial

begin //激励信号定义

clk =0; reset=0;

#DELY reset=1;

#DELY reset=0;

#(DELY*20) $finish;

end

//定义结果显示格式

initial $monitor($time,,,"clk=%d reset=%d out=%d", clk, reset,out);

endmodule

【例 3.5】“与-或-非”门电路

module AOI(A,B,C,D,F); //模块名为 AOI(端口列表 A，B，C，D，F)

input A,B,C,D; //模块的输入端口为 A，B，C，D

output F; //模块的输出端口为 F

王金明：《 Verilog HDL 程序设计教程》

- 3 -

wire A,B,C,D,F; //定义信号的数据类型

assign F= ~((A&B)|(C&D)); //逻辑功能描述

endmodule

【例 5.1】用 case 语句描述的 4 选 1 数据选择器

module mux4_1(out,in0,in1,in2,in3,sel);

output out;

input in0,in1,in2,in3;

input[1:0] sel;

reg out;

always @(in0 or in1 or in2 or in3 or sel) //敏感信号列表

case(sel)

2'b00: out=in0;

2'b01: out=in1;

2'b10: out=in2;

2'b11: out=in3;

default: out=2'bx;

endcase

endmodule

【例 5.2】同步置数、同步清零的计数器

module count(out,data,load,reset,clk);

output[7:0] out;

input[7:0] data;

input load,clk,reset;

reg[7:0] out;

always @(posedge clk) //clk 上升沿触发

begin

if (!reset) out = 8'h00; //同步清 0，低电平有效

else if (load) out = data; //同步预置

else out = out + 1; //计数

end

endmodule

【例 5.3】用 always 过程语句描述的简单算术逻辑单元

`define add 3'd0

`define minus 3'd1

`define band 3'd2

`define bor 3'd3

`define bnot 3'd4

程序文本

- 4 -

module alu(out,opcode,a,b);

output[7:0] out;

reg[7:0] out;

input[2:0] opcode; //操作码

input[7:0] a,b; //操作数

always@(opcode or a or b) //电平敏感的 always 块

begin

case(opcode)

`add: out = a+b; //加操作

`minus: out = a-b; //减操作

`band: out = a&b; //求与

`bor: out = a|b; //求或

`bnot: out=~a; //求反

default: out=8'hx; //未收到指令时，输出任意态

endcase

end

endmodule

【例 5.4】用 initial 过程语句对测试变量 A、B、C 赋值

`timescale 1ns/1ns

module test;

reg A,B,C;

initial

begin

A = 0; B = 1; C = 0;

#50 A = 1; B = 0;

#50 A = 0; C = 1;

#50 B = 1;

#50 B = 0; C = 0;

#50 $finish ;

end

endmodule

【例 5.5】用 begin-end 串行块产生信号波形

`timescale 10ns/1ns

module wave1;

reg wave;

parameter cycle=10;

initial

begin

王金明：《 Verilog HDL 程序设计教程》

- 5 -

wave=0;

#(cycle/2) wave=1;

#(cycle/2) wave=0;

#(cycle/2) wave=1;

#(cycle/2) wave=0;

#(cycle/2) wave=1;

#(cycle/2) $finish ;

end

initial $monitor($time,,,"wave=%b",wave);

endmodule

【例 5.6】用 fork-join 并行块产生信号波形

`timescale 10ns/1ns

module wave2;

reg wave;

parameter cycle=5;

initial

fork

wave=0;

#(cycle) wave=1;

#(2*cycle) wave=0;

#(3*cycle) wave=1;

#(4*cycle) wave=0;

#(5*cycle) wave=1;

#(6*cycle) $finish;

join

initial $monitor($time,,,"wave=%b",wave);

endmodule

【例 5.7】持续赋值方式定义的 2 选 1 多路选择器

module MUX21_1(out,a,b,sel);

input a,b,sel;

output out;

assign out=(sel==0)?a:b;

//持续赋值，如果 sel 为 0，则 out=a ；否则 out=b

endmodule

【例 5.8】阻塞赋值方式定义的 2 选 1 多路选择器

module MUX21_2(out,a,b,sel);

input a,b,sel;

剩余82页未读，继续阅读

评论收藏

内容反馈

资源评论

资源反馈

评论星级较低，若资源使用遇到问题可联系上传者，3个工作日内问题未解决可申请退款~

wangyanshang

粉丝: 1
资源: 13

上传资源快速赚钱

我的内容管理展开

我的资源快来上传第一个资源

我的收益

登录查看自己的收益

我的积分登录查看自己的积分

我的C币登录后查看C币余额

我的收藏

我的下载

下载帮助

前往需求广场，查看用户热搜

王金明：《Verilog HDL 程序设计教程

王金明：《Verilog HDL 程序设计教程》

王金明：《Verilog HDL 程序设计教程》程序

Verilog HDL程序设计教程_王金明

王金明：《Verilog HDL程序设计教程》实例

王金明：《Verilog HDL 程序设计教程》及配套源码.part1

Verilog HDL程序设计教程

Verilog HDL 教程

王金明：《Verilog HDL 程序设计教程》及配套源码.part2

王金明：《Verilog HDL 程序设计教程》及配套源码.part3

王金明《Verilog HDL程序设计教程》代码

Verilog HDL教程

王金明 Verilog HDL

Verilog_HDL教程

Verilog_HDL教程；Verilog

python大作业 含爬虫、数据可视化、地图、报告、及源码（整和为一个文件）（2014-2020全国各地区原油加工量）.rar

仿真电路以及操作方法

【纯干货啊】华为IPD流程管理(完整版).pptx

可编程语言标准IEC61131-3中文版.pdf

OFDM完整仿真过程与教程.zip

信号与系统——保研复习资料.pdf

最新资源

python大作业含爬虫、数据可视化、地图、报告、及源码（整和为一个文件）（2014-2020全国各地区原油加工量）.rar