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一
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、什么是
什么是什么是
什么是Verilog HDL?
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Verilog HDL是一种应用广泛的硬件描述性语言,是硬
件设计人员和电子设计自动化(EDA)工具之间的界面。
其主要目的是用来编写设计文件,建立电子系统行为级
的仿真模型。即利用计算机的巨大能力对用Verilog HDL或
VHDL建模的复杂数字逻辑进行仿真,然后再自动综合以生
成符合要求且在电路结构上可以实现的数字逻辑网表
(Netlist), 根据网表和某种工艺的器件自动生成具体电
路,然后生成该工艺条件下这种具体电路的延时模型。仿真
验证无误后用于制造ASIC芯片或写入EPLD和FPGA器件中。
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§9.1 概述
概述概述
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