FPGA数字频率计的设计中英对照外文文献翻译毕业设计论文人工翻译原文

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EDA课程设计-频率计（FPGA代码，quartus软件代码，频率计的设计）

EDA课程设计-频率计（FPGA代码，quartus软件代码，频率计的设计）

EDA课程设计期末大作业——基于FPGA的数字频率计设计.rar

《基于FPGA的数字频率计设计》 本科时候的EDA课程期末大作业，内含完整报告，代码，PCB和原理图，压缩包是我完整提交给老师的部分。 *利用QuartusII开发软件，使用Verilog 程序编写。

基于FPGA的8位十进制数字频率计设计.pdf

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2015电赛F题频率计FPGA等精度测频verilog占空比时间间隔

15全国电赛频率计，一等奖。FPGA源码，带参考资料，带注解文档。另外FPGA做的测试信号源http://download.csdn.net/detail/qq_18127593/9079561

频率计 8位数码管显示

根据频率的定义和频率测量的基本原理。测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值被锁入锁存器，计数器清零，为下一测频计数周期作好准备。基于FPGA数码管的频率

EDA实现4位十进制频率计原理与设计

根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这3个信号可

EDA技术与FPGA工程实例开发

《EDA技术与FPGA工程实例开发》共11章，是在教学与实践的基础上编写的。首先系统地介绍了硬件描述语言Verilog HDL的基本语法和常用语句、CPLD/FPGA的结构及特点、QuartusⅡ软件

六位十进制数字频率计

数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用

EDA在数字频率计中计数模块里的应用

计数模块是数字频率计系统的核心模块,频率测量的主要工作由它来完成.本文根据数字频率计的特点,在Altera公司的FPGA开发平台QuartusⅡ中实现,同时采用VHDL硬件描述语言,提出了一种实用性较

等精度测频原理频率计

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EDA fpga 课件

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基于fpga的简易数字频率计设计

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EDA课程设计（FPGA实例）

对EDA有详细的介绍，并结合一定的例子由浅入深讲述

CPLD频率计（电子方舟）

采用EDA模块化设计的方法设计了一种简易数字频率计。首先将数字频率计划分为一个时序控制电路、四个十进制计数电路和四个锁存译码电路九个模块，其中相同模块可以重复使用，所以采用VHDL语言对三个功能模块单

有VHDL实现数字频率计

采用测频法设计一个4位十进制数字显示的数字频率计，其测频的范围为1-9999HZ，设计的精度为1HZ,并能用4位数码管显示其频率。频率计有闸门电路，计数器和显示电路构成。

基于EDA技术的数字频率计的设计

本文采用EDA设计方法,把数字频率计系统组建分解成若干个功能模块进行设计描述,选用Altera公司生产的FPGA产品FLEX10K系列的 EPF10K10LC84-4芯片,下载适配后,便可以在数码管上

eda课程设计参考文献-交通灯

eda课程设计参考文献-交通灯 参考文献 期刊，论文，教科书

数字频率计仿真电路

该电路为本人大二课程设计作品，后由于参加电子竞赛初赛需要，进过多次修改，比较完善，可以用multisim10.0进行精确仿真。

Altera FPGA／CPLD设计 基础篇 EDA先锋工作室编著

Altera FPGA／CPLD设计 基础篇 EDA先锋工作室编著 人民邮电出版社

EDA/PLD中的基于FPGA的等精度频率计的设计与实现

摘  要：利用等精度测量原理，通过FPGA运用VHDL编程设计一个数字式频率计，精度范围在DC～100 MHz，给出实现代码和仿真波形。设计具有较高的实用性和可靠性。     关键词：FPGA；等精度

外文文献及翻译-EDA技术及软件

EDA是电子设计自动化(Electronic Design Automation)的缩写,在20世纪90年代初从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助

FPGA(EDA)电子时钟程序设计

本实验代码经自己亲自编写,运行,编译，并在实验板上亲测，具有时，分，秒的调节，时分秒的重置，暂停。利用元件例化语句将十进制，6进制实现计数

FPGA 三层电梯控制器

基于FPGA的三层电梯控制器的实现

EDA课程设计-抢答器（FPGA代码。quartus软件代码，抢答器的设计）

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Low-Power Design of Nanometer FPGA Architecture and EDA.pdf

Low-Power Design of Nanometer FPGA Architecture and EDA Author: Hassan Hassan & Mohab Anis 从低功耗设计角度介

EDA一位全加器在FPGA上的实现.docx

EDA一位全加器在FPGA上的实现。学习用 Verilog HDL 语言以不同方式来描述 1 位全加器及电路设的计仿真和硬件测试。

研究论文-基于FPGA的直接数字频率合成器的设计

为了实现幅值和频率在一定范围连续可调，频率步进达到1 Hz以下信号发生器的设计.采用直接数字频率合成技术（DDS），介绍根据直接数字频率合成技术组成及原理，给出了基于可编程逻辑器件FPGA及相应EDA

EDA/PLD中的基于EDA技术的数字频率计的设计

0 引 言 　　EDA技术是以大规模可编程逻辑器件为设计载体，以硬件语言为系统逻辑描述的主要方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件设

4位减法、加法器设计fpga

EDA/FPGA实验指导，包括程序代码，实验结果及报告