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用VHDL语言设计组合逻辑电路 评分:

实验4:用VHDL语言设计组合逻辑电路(熟悉用VHDL语言设计4位全加器的方法。首先创建一个1位全加器实体,然后例化此1位全加器4次,创建一个更高层次的4位加法器。1位全加器的VHDL语言描述见例4-45,4位加法器的VHDL语言程序如例4-46,P161-162。)
2010-04-03 上传大小:1.39MB
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