CPLD频率计(电子方舟)

所需积分/C币:5 2014-03-11 08:16:57 2.32MB DOC

采用EDA模块化设计的方法设计了一种简易数字频率计。首先将数字频率计划分为一个时序控制电路、四个十进制计数电路和四个锁存译码电路九个模块,其中相同模块可以重复使用,所以采用VHDL语言对三个功能模块单独进行设计、仿真和例化,最后将九个单元模块组合在一起进行仿真,仿真结果表明,采用CPLD所设计的时序和逻辑电路能够满足数字频率计的要求。将CPLD的程序下载到MAXII EPM240T100C5 芯片,并与四个七段数码管结合在一起,构成一个完整的数字频率计。采用方波信号发生器进行测试,测试结果表明:测量范围为lHz~9999Hz,响应时间为1秒,测量误差小于1%。

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Jackey1023

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