没有合适的资源?快使用搜索试试~
我知道了~
文库首页
开发技术
硬件开发
vhdl程序60进制
vhdl程序60进制
VHDL
60进制
需积分: 16
3 下载量
19 浏览量
2014-11-20
13:44:47
上传
评论
收藏
552B
TXT
举报
温馨提示
立即下载
VHDL程序60进制,,本人亲测成功。。
资源推荐
资源评论
可编程硬件描述语言VHDL Quartus 六十进制计数器设计报告.pdf
浏览:78
5星 · 资源好评率100%
六十进制计数器设计报告 目录 六十进制计数器设计报告 1 一、 题目剖析 2 二、 设计思路 2 三、 设计过程 2 1 、 真值表 2 2 、 源代码分析 2 3 、 仿真分析 5 功能仿真 5 4 、 注意事项 6 四、 总结 6
利用VHDL语言编写的60进制计数器
浏览:103
3星 · 编辑精心推荐
该程序可进行60秒计数,用于数字时钟的编写。
60进制和24进制计数器基于VHDL语言编写
浏览:97
5星 · 资源好评率100%
60进制和24进制计数器基于VHDL语言编写 60进制和24进制计数器基于VHDL语言编写
基于FPGA设计的60进制减法器VHDL语言
浏览:58
基于FPGA设计的60进制减法器VHDL语言
基于VHDL语言的60进制加法计数器
浏览:43
这是一个由VHDL语言实现的60进制的加法计数器的实例代码。
60进制计数器 VHDL设计
浏览:108
60进制VHDL设计文本,
60进制计数器
浏览:146
因为使用nexys4板自带的时钟信号,频率约为100000000hz,若想实现每秒计时一次,首先利用分频器将时钟频率分频成1hz的信号,每当这个1hz的输入信号改变时计时器自增1,计时器最大值为59,计时器输出的2进制信号再转换成分别表示十位和个位的BCD码再传送给控制模块,控制模块负责接受BCD码和控制两个LED轮流显示数据
verilog60进制计数器
浏览:160
4星 · 用户满意度95%
verilog60进制计数器,使用VERILOG语言编写
用VHDL实现2个数码管60s计数
浏览:60
5星 · 资源好评率100%
所给的频率不同,可根据频率及脉冲个数,实现不同时间间隔的计数
电子钟60进制加法器VHDL程序
浏览:131
电子钟60进制加法器VHDL程序
用VHDL设计100进制加减计数器
浏览:14
5星 · 资源好评率100%
这是用VHDL设计的100进制的加减计数器
用VHDL语言实现24进制。
浏览:78
用VHDL语言实现24进制计数,到23清零,给出进位信号,然后从0开始计数。拥有清零功能。
VHDL数字24进制计数器
浏览:121
5星 · 资源好评率100%
VHDL数字24进制计数器 VHDL数字24进制计数器
VHDL 八位二进制数减法器
浏览:179
5星 · 资源好评率100%
本文主要给出VHDL八位二进制数减法器不带符号和带符号的两个程序。
60进制加法计数器 VHDL QuartusII仿真
浏览:80
5星 · 资源好评率100%
60进制加计数 VHDL QuartusII仿真 可自由更改进制
六十进制计数器(有代码)
浏览:178
基于FPGA硬件开发板,利用QuartusII软件通过VHDL和原理图混合输入的方式实现60进制计数器;有代码
60进制计数器 eda
浏览:80
4星 · 用户满意度95%
本项实验通过六十进制计数器的设计与仿真,学习VHDL语言及VHDL文本输入设计方法,编写六十进制计数器源程序,应用MAX+PlusII软件进VHDL文本输入设计与波形仿真。写出源程序,并写出设计与仿真过程。
EDA 六十进制计数器
浏览:18
EDA 六十进制计数器,呵呵 不可不下 喔
EDA设计二十四进制和六十进制计数器
浏览:95
EDA 可编程逻辑 计数器设计 程序
AHDL语言示例
浏览:18
AHDL语言示例简介 加强对AHDL语言的理解
12进制计数器的VHDL程序设计
浏览:194
5星 · 资源好评率100%
12进制计数器的VHDL程序设计
VHDL 进制转换与BCD码加法
浏览:201
PartI:将二进制数转换十进制数 PartII: 完成2位BCD码加法运算 附VHDL代码和实验报告,可下载到DE2板上运行
24进制/60进制计时器设计
浏览:95
24进制/60进制计时器设计,EDA 基于VHDL硬件描述语言设计
VHDL十九进制计数器源代码
浏览:60
5星 · 资源好评率100%
这是数字逻辑实验中要求用VHDL语言设计十九进制计数器的源代码,欢迎大家下载
vhdl入门程序——十进制加法
浏览:193
本程序适合刚入门VHDL的初级学习者,程序经过测试,有波形仿真文件
EDA电子时钟设计
浏览:194
基于数字电路的电子时钟设计,运用max-plus2软件,数据选择器,译码器芯片等
10进制计数器vhdl程序设计报告
浏览:19
5星 · 资源好评率100%
10进制计数器 vhdl程序 quartus仿真 带进位复位功能
60进制加法计数器.zip
浏览:87
2)实现该电路的一种设计使用了2片74HC192、1片74HC00、1片CD4050,用555芯片设计电路产生周期1秒的TTL电平的方波作为电路的驱动时钟,用2片CD4511设计实现显示部分,用“八位逻辑电平输出”的一个开关控制将七段...
8位二进制计数器vhdl源程序及原理图
浏览:32
5星 · 资源好评率100%
8位二进制计数器vhdl源程序及原理图,波形,源代码。
评论
收藏
内容反馈
立即下载
资源评论
资源反馈
评论星级较低,若资源使用遇到问题可联系上传者,3个工作日内问题未解决可申请退款~
联系上传者
评论
youyuan0805
粉丝: 0
资源:
1
私信
上传资源 快速赚钱
我的内容管理
展开
我的资源
快来上传第一个资源
我的收益
登录查看自己的收益
我的积分
登录查看自己的积分
我的C币
登录后查看C币余额
我的收藏
我的下载
下载帮助
前往需求广场,查看用户热搜
最新资源
springcloud
Linux系统操作命令大全手册
code-aipaca
JavaScript介绍.zip
堆排序13.py 使用python代码实现
堆排序12.java 使用java代码实现
堆排序11.cpp 使用C++实现
网络安全检测工具WebRobot .zip
免费的交互式网络安全自学网,助你成为网络安全达人!纯前端实现,简单易学~.zip
csdn上C语言上课和作业代码
资源上传下载、课程学习等过程中有任何疑问或建议,欢迎提出宝贵意见哦~我们会及时处理!
点击此处反馈
安全验证
文档复制为VIP权益,开通VIP直接复制
信息提交成功