中兴通讯 PCB的EMC设计规范，各位做硬件的，或者是做PCB Layout的童鞋赶紧下载收藏吧
前言 为了提高产品的设计水平,在单板信号分析及设计阶段,解决各种设 计过程中由于信号完整性、电源完整性引发的问题,桷保单板设计质量,进而 保证系统的与可靠性满足设计要求,特编制本标准。本标准用于单板的信号分析与 设计过程中,是信号分析工程师、互连设计工程师,在单板的设计中的参照标准,也 是可靠性工程师完成设计检查及硬件工程师、可靠性工程师完成可靠性评 审的依据。 本标准由“仿真的应用与推广团队”提出,技术中心技术管理部归口 本标准适用于中兴通讯公司范闱内,应用在单板硬件统一设计流程中,是一个 强制性标准、 本规范起草部门:康讯研究所设计部 本规范主要起草人:双琳娜、虞学犬、唐星海、朱顺 主要评审人员:高云航、熊英、庞健、李军、田吴、干阿明、李连廷、俞延风、唐果、 贾威等 本标准于年月首次发布。 ZLE中兴 设计部内部试用版木▲ 印刷电路板设计规范—EMC要求 1范围 本标准规定了公司产品在信号分析与设计阶段的设计。 本标准适用于相关的需求分析人员、系统设计人员、详细设计人员和评审人员 2规范性引用文件 在下面所引用的文件中,对于个业标准部分没有写出年代号,使用时应以网上发布的最 新标准为有效版本。 /ZX23.020.3可靠性设计要求—EMC设计 20050715 印制电路板设计规范—EDA设计部 PCB Check list 3术语和定义 下列术语和定义适用于本标准。 3.1电磁环境 electromagnetic environment 存在于给定场所的所有电磁现象的总和。 3.2电磁干扰 electromagnetic interference(EMI) 电磁骚扰引起的设备、传输通道或系统性能的下降。的指发出的杂散能 量或外部进入电路板的杂散能量,它包括:传导型低频 辐射型高频 静 电放电或雷电引起的。传导型和辐射型具有差模和共模表现形式 3.3电磁兼容性 electromagnetic compatibility(EMC) 设备或系统在其电磁环境中能正常工作,且不对该环境中任何事物杓成不能承受的电磁 骚扰的能力。 3.4传输线( 传输线是指仟一信号的连线及其到地或到电源的回路 35反射( 传输线上的反射是一种“回音”。当信号的能量沿传输线传送时,由于阻抗的不匹配 有部分能量返回。 3.6信号完整性( 信号完整性是指传输系统在信号的传输过程中保持信号的吋域和频域特性的能力。信号 深圳市屮兴康讯电子有限公司内部资料不得外传 ZLE中兴 设计部内部试用版木▲ 具有好的信号完整性指信号能够按照时序要求定时到达,同时具有较好的信号质量(波形)。 寄生参数 上的每一条布线及其返回路径可以用三个基本模型米描述,即电阻、电容和电感 在和阻抗控制中,电容和电感的作用很大。 阻抗 导线和回路之间的阻抗以及一对电源回路之间的阻抗,是导线及其回路或电源回路之问 电感和电容的函数,阻抗等于的平方根 3.9回流路径 每个电路都存在一个闭环回路,当电流从一个器件流入力一个器件,在导线上就会产生 大小相同的回流,从而构成闭合回路。在上,当信号流过导线,如果信号频率低最多 几百,回路电流就会沿着阳抗最小的路径,通常是最短且或最宽的路径,流回到发送信 号的器件。一日信号频率超过几百但还在低频范围內,回流信号就会与信号源发送的 信号产生电场和磁场的耦合作用 3.10旁路电容 生一个交流分路,从而消去进入易感区的那些不需要的能量。通常铝电解电容和钽电 容比较适合作旁路电容,其电谷值取决于板上的瞬态电流需求,般在至 范围内。 3.11去耦电容 提供一个局部的直流电源给有源器件,以减少开关噪声在板上的传播和将噪声引导到 地 3.12过冲 超出稳态电压的绝对摆动电压值。如果这个电压值超岀接收端的输入电压范围,有可能 会损坏器件。 3.13噪声 Noise 线路或系统中,除所用信号之外的所有电磁信号或能量。通常噪声无法完仝去除,仅能 将之减弱,使之产生的干扰最小。 3.14接地 Grounding 接地提供一个等电位的点或面,使系统或线路有一参考电压,而此等电位的点或面并不 定是地电位。若该等电位的点或面经由一低阻抗的通路而与大地相连,则称为地电位 )。接地是为了在电路和某些基准点之间建立良好的电气通路,为所有的信 弓提供个公共的参考电平,以及防止因设各带电对人员造成电击危害。对设备产生扰与 深圳市屮兴康讯电子有限公司内部资料不得外传 ZLE中兴 设计部内部试用版木▲ 危害 3.15工作地 Signal Grounding 系统内电路电源的电流回路地,即信号回路的电位基准点,通常可分为数字地与模拟地。 3.16滤波 iltering 滤波就是让需要的信号顺利通过,而阻止其它不需要的信号进入线路、装备或系统中。 3.17静电放电 electrostatic discharge(ESD) 只有不同静电电位的物体在接近或通过直接接触时,发生的电荷转移、 3.83W原 原则是指两根印制线的中心距大于等于倍印制线的宽度时,即线间距是倍线的 宽度,可以有效地减少信号之间的耦合,使信号有较“千净”的回流路径。 3.19耦合 电路间的相互作用,在电路间传递能量 3.20串扰 申扰是信号线间的耦合,由互感和互容引起的线上噪声。 3.21差模辐射 差模辐射是由闭合环路中的电流(即所谓差模电沇)引起的,辐射的强度与环的面积、 电流的大小及频率的平方成正比。 3.22共模辐射 共模辐射是由寄生效应,如地线层、电源层或电缆上的感应电流(即所谓共模电流)引 起的,共模辐射与一个单极天线类似,辐射的强度与单位线长中的电流和频率有关,但对方 向不敏感。 3.23实验标准 依据 及 标准,设备分两个等级: 和 用于L 业或商业环境, 用于家用居仨环境。 每一种等级都有传导发射和辐射发射限制佰。 等级 类型 频率范围() 限值 准峰值 平均值 传导发射 准峰值 平均值 辐射发射 准峰值 深圳市屮兴康讯电子有限公司内部资料不得外传 ZLE中兴 设计部内部试用版木▲ 准峰值 准峰值 平均值 准峰值 传导发射 平均值 准峰值 平均值 准峰值 辐射发射 准峰值 对于辐射发射,如果用场法测试,则在相应值上加 4标准维护办法 木标准根据设计经验累积、技术不断更新扩充等相关因素,不定期进行修订,并与公司 印制电路板设计相关规范同步更新。 5信号完整性()设计要求 5.1时钟电路的拓扑选择 当驱动端、传输线和接收端的阻抗不·致时,会引起传输信号的反射和阻尼振荡,这些 过剩的射频能量会辐射或影响到电路的其它部分,引起问题。对信号进行端接匹有 助于诚少这些负面效应。 5.1.1源端匹配 在进行源端匹配时,匹配电阻应尽量靠近驱动端放置,点对点的拓扑结构缺省偵为 g,如图所示。在系统的设计中,可以在兼顾时序和信号完整性的前提 下,通过板级和时序仿真,扫描并选择合适的阻值最大限度地对时钟信号进行 狠流限压,从而最大程度地减小时钟信号的电磁辐射 图:源端匹配 为了减少时钟信号辐射的高频能量,可以采取一些简单的阻容低通滤波措施来降缓 时钟沿。如图所示,与的缺省值为9,C1的缺省值为15pf。同样的, 针对具体情况也需要通过仿真分析来确定阻容的数值。 深圳市屮兴康讯电子有限公司内部资料不得外传 ZLE中兴 设计部内部试用版木▲ R1 R2 Trace C1 m 图:源端匹配十电容滤波 点到两点可采用如图所示的低通滤波结构。电阻值缺省为Ω,电容缺省值为 在只伓应用中,最好通过仿真扫描在兼顾时序和信号完整性的情况下确定陧 值和容值 Rev1 18ohm Tracel 18ohm 15p不 Trace2 Reve 图:点到多点源端匹配十电容滤波 5.1.2终端上下拉匹配 在对相位没有严格要求的情况下,一拖三以上的结构可以采用终端上下拉匹配的端接方 式以改善信号完整性,如图所示 CC Trace1 Trace2------Tracen Tracen+1 R1 Rev ReV2 Rev nD 图:终端上下拉匹配 5.2总线SI设计要求 5.2.1芯片选择 对于可编程的总线输出芯片,建议通过软件编程控制边沿的斜率。对于不可绵程的芯片, 可采用与时钟信号类似的办法,虽然给每根总线都并电容的可能性不大,但通过增大驱动输 出的阳抗同样可以降缓信号的上升沿和过冲。 深圳市屮兴康讯电子有限公司内部资料不得外传 ZLE中兴 设计部内部试用版木▲ 5.2.2端接匹配 SSRAM、SRAM等存储器驱动能力较强,容易形成较大过冲,长期工作容易损坏接 收器件并产生严重EMI问题。可以通过提取拓扑仿真以采取适当的匹配措施,或者 直接在数据的输入输岀端串接电阻降低信号幅值,解决存储器与控制器之间的过冲 问题。在內存芯片附近应加匹配电阻,点对点拓扑情况下阻值缺省为Ω,与源 端芯片的距离小于,如图所示。 SSRAM/SDRAM co Ins 47ohm CPU Tracel 图 源端匹配 非内存芯片端的匹配电阻是否需要应由仿真决定。 5.2.3驱动设计 尽量选用驱动能力小的器件,否则会有能量过剩的问题,需要采取一些措施去消耗 这些能量,如:串加阻尼电阻等。 对于驱动能力可编程的芯片应该选择合适的驱动能力 般总线如果所带负载很少,驱动能力会过剩,导致信号过冲较大,可在 总线上串接一个电阻。 异步总线的驱动应尽量采用慢速、小电流驱动器。 5.3信号线通用设计要求 5.31点到点拓扑结构的信号线设计 低速芯片互连或互连很短时,可不用匹配; 髙速芯片互连尽量采用芯片内部的匹配电阻; 采用源端匹配时,外部匹配电阻阻值缺省为g; 5.3.2点到两点拓扑结构的信号线设计 在点到两点的拓扑结构中,若两个负载在物理上靠得很近,可以把它们当作一个来 处理,方法釆用前节所述的匹配措施来扣制信号的过冲。当负载的物理位置相距较 时,应该采取图6和图7所示的方法进行设计,图中阻值和溶值可通过SⅠ和时 序仿真确定 深圳市屮兴康讯电子有限公司内部资料不得外传 ZLE中兴 设计部内部试用版木▲ 33-47ohm 33-47ohm 33-47ohm 33-47ohm 33-47ohm 图6:驱动到负载等长 图7:驱动到负载不等长 5.3.3点到多点拓扑结构的信号线设计 在点到多点拓扑结构中,通常米用的拓扑结构有星型结构和菊花链结构。在设计中要求 遵循以下儿点原则 缺省拓扑结构采用菊花链形式 冫重要器件应放在菊花链末端 布线的 应尽量小 强驱动器件应有源端匹配电阻。 图:菊花链拓扑 6 布局设计要求 6.1通用器件布局要求 数字电路应该根据速率高、中、低速、Ⅰ/0电路分区布局,如图9所示,避免高速 电路噪声通过接口向外辐射。 高速电路 (如大规模 中速电路 低速电路 (如数字控 (如低频模 接 集成电路) 制电路) 拟电路) 图9:分区布局 深圳市屮兴康讯电子有限公司内部资料不得外传