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基于VHDL的卷积码编码器的设计
基于VHDL的卷积码编码器的设计
VHDL
卷积码编码器
计算机组成原理课程设计
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基于VHDL的卷积码编码器的设计 含源码
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卷积码编译码器的VHDL 设计
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由于卷积码具有较好的纠错性能，因而在通信系统中被广泛使用。采用硬件描述语言 VerilogHDL 或VHDL 和FPGA（Field Programmable Gate Array——现场可编程门阵列）进 行数字通信系统设计，可在集成度、可靠性和灵活性等方面达到比较满意的效果[1,2]。 文献[3] 以生成矩阵G=[101，111]的(2，1，3)卷积码为例，介绍了卷积码编码器的原理 和Veril
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卷积码编码器的实现，用的是vhdl语言。这是毕设时做的，已经调通。
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卷积码的C源程序，包括编码器和译码器。还有一个是循环荣誉校验的vhdl]源码。
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