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verilog 全加减器 选择器 代码 评分:

verilog 全加减器 选择器 代码 通过编译···

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2013-04-19 上传 大小:2.16MB
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verilog 编写的32位加减法器

用Verilog编写的32位加减法器,有nclaunch 仿真功能图,有design_vision 的门级仿真结果,代码提供了两种基础加法器架构:逐位进位加法器和超前进位加法器,值得学习。

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verilog 全加减器 选择器 代码

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verilog加减乘计算器

利用verilog语言编写的,可以作加法、减法、乘法的简易计算器

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Verilog HDL 同步加减计数器

Verilog HDL 时序逻辑电路设计 同步加减计数器

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基于Verilog语言的可预置加减计数器的设计

基于Verilog语言的可预置加减计数器的设计

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旋转编码器,verilog,控制数码管加减

旋转编码器,verilog,控制数码管加减,在板卡上已经实现过

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Verilog实现的十进制加减乘除(初学者)

实现的简单的Verilog进行十进制加减乘除,适合初学者。

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verilog加减法置数计数器

verilog硬件描述加减法可置数计数器

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verilog4位计数器

这是使用verilog写的4位计数器,适用于初学者,程序可根据实际需要进行修改

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用verilog做的计算器

用verilog 14.4做的计算器,烧到电路板上能实现加减乘除等功能

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verilog计算器代码

verilog 计算器 代码 EDA设计

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Verilog实现可逆计数器(FPGA)程序

Verilog实现可逆计数器,可根据需要调节周期,且该程序已在Basys2开发板上验证成功。

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浮点运算器 Verilog

该工程代码实现了64位双精度浮点运算功能,所以的代码采用verilog 编写,附带测试脚本,以及进制转换工具。

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32位加减法电路Verilog代码

32位加减法电路的Verilog代码,可以同时实现无符号和有符号的加减法

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verilog hdl语言简易十进制计算器

使用Verilog HDL语言开发的简易十进制计算器。输入为4*4矩阵键盘,输出为数码管,可进行一位十进制加减乘除运算。FPGA芯片为Cyclone II EP2C8C208。使用时管脚分配应根据实际硬件情况重新编订。

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verilog写的8位加法器

verilog写的8位加法器,测试可用,完整程序,立马验证

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verilog编写的四位加法器

用verilog编写的四位加法器,编程环境是xilinx ise10.1

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Verilog HDL 64位并行加法器

采用verilog编写,包含测试代码,可以选择实现8位、16位、32位、64位的加法。

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EDA四人抢答器Verilog编程

① 用EDA实训仪的I/O设备和PLD芯片实现智能电子抢答器的计。 ② 智能电子抢答器可容纳4组参赛者抢答,每组设一个抢答钮。 ③ 电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答,并用EDA实训仪上的八段数码管显示抢答者的序号,同时扬声器发出“嘟嘟”的响声,并维持3秒钟,此时电路自锁,不再接受其他选手的抢答信号。 ④ 设计一个计分电路,每组在开始时设置为100分,抢答后由主持人计分,答对一次加10分,答错一次减10分。 ⑤ 设计一个犯规电路,对提前抢答和超时抢答者鸣喇叭示警,并显示犯规的组别序号。

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数字竞赛抢答器的设计 Verilog

1、设计一个可容纳4组参赛的数字式抢答器,每组设一个按钮,供抢答使用。 2、抢答器具有第一信号鉴别和锁存功能,使除第一抢答者外的按钮不起作用。 3、设置一个主持人“复位”按钮。 4、主持人复位后,开始抢答,第一信号鉴别锁存电路得到信号后,有LED指示灯和数码管显示成功抢答组并保持5秒钟,扬声器发出3秒的音响。 5、设置一个计分电路,每组开始预置10分,由主持人记分,答对一次加1分,答错一次减1分. 打开qdq.xise,qdq_all.v是总文件,qdqpd,js1,jf分别是抢答判断,计时3S5S,记分显示

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