下载 >  开发技术 >  C++ > 各种eda代码(包你满意)

各种eda代码(包你满意) 评分:

1.八进制计数器 2.八位右移寄存器 3.八位右移寄存器(并行输入串行输出) 4.半加 5.半加器 6.半减器 7.两数比较器 8.三数比较器 9.D触发器 10.T触发器 11.JK1触发器 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器(6位右移寄存器) 19.二十四进制双向计数器 20.二选一 21.分频器 22.含同步清零的十进制加计数器
2014-12-24 上传大小:109KB
分享
收藏 举报
EDA
EDA技术程序实例(包括大量程序设计例子、源程序/代码

本书提供的所有程序代码都经过MAX+plus2 9.32软件和PLD期间的编译、仿真、下载和实际测量,可以作为进一步开发的参考。大部分实例电路都是在设计数字电路时经常使用的电路。本书为那些想快速步入EDA设计大门的读者提供了一个仿制、借鉴、研究、创新的良好工作平台。

立即下载
FPAG的十分频

其实就是时钟信号每翻转十次,分频电路翻转一次。这个用加法器就能实现了。 时钟接到加法器的时钟信号上,原始时钟信号每翻转一次,加法器计数一次,加法器计数到10(10还是5.记不清。反正就是倍频。),你让输出信号翻转就可以了,这样输出信号就是10分频。 所以只要一个加法器,和一个检测电路,每当检测到加法器输出为10的时候,让D触发器翻转一次就可以了,同时让加法器清零。再计满十次再翻转。 至于检测电路就简单啦,10嘛,就是1010啦,一个与门结第二位和最高位。

立即下载
EDA N分频代码

EDA N分频代码,对输入信号进行N分频

立即下载
verilog十分频的问题?
EDA电子琴设计课程设计完整代码

基于verilog HDL编写的电子琴程序,运行环境为Quartus II。源码完整,按KEY1~~7发中音1~~7,同时LED显示音符。按KEY8播放歌曲,同样LED有对应音符显示

立即下载
EDA流水灯程序

非常经典的EDA开发的流水灯小程序,经测试可以使用

立即下载
EDA数字时钟设计(内含实验要求、代码及原理图)

EDA课程的期末考察任务,以前写的,但是只剩下这个文档了,要求如下: 结合实验室EDA实验箱,完成设计数字时钟。 1) 要求其显示时间范围是00:00 :00~23:59:59。 2) 时钟具有清零功能。 3) 时钟具有暂停计时。 4) 时钟具有调节时间功能。 5) 闹钟功能等。

立即下载
EDA技术——全加器程序

EDA技术——全加器程序(原理图+程序)

立即下载
EDA 数字时钟课程设计 Quartus II 闹钟 整点报时 含报告 源代码

一、设计内容 (利用QuartusⅡ软件,使用VHDL语言完成数字电子时钟的设计) 二、设计要求 1、具有时、分、秒的计数显示功能 2、具有清零功能,可对数字时钟的小时、分钟进行调整 3、12小时制和24小时制均可 三、总体实现方案 四、设计的详细步骤 五、总结

立即下载
EDA数字钟程序代码

对于数字钟的设计,这里是一些代码供大家参考

立即下载
EDA技术数字钟代码

EDA技术数字钟代码EDA技术数字钟代码EDA技术数字钟代码EDA技术数字钟代码EDA技术数字钟代码

立即下载
EDA技术分频器程序设计

⑴使用EDA实验箱上的2Hz脉冲,进行2分频(占空比为1:2),通过波形仿真和观测实验箱上输出指示模块中的OUT1红色LED(发光二极管)的亮灭时间来验证是否符合设计要求。 ⑵使用EDA实验箱上的10Hz脉冲,进行10分频(占空比为1:2),通过波形仿真和观测实验箱上输出指示模块中的OUT1红色LED的亮灭时间来验证是否符合设计要求。 ⑶使用EDA实验箱上的5Hz脉冲,进行5分频(占空比为2:5),通过波形仿真和观测实验箱上输出指示模块中的OUT1红色LED的亮灭时间来验证是否符合设计要求。

立即下载
EDA分频器的 程 序

分频是EDA中常见的程序,对初学者可以看懂,也容易掌握。

立即下载
EDA数字钟(定时器、整点报时)代码

EDA数字钟,完成定时器,整点报时,闹钟等等功能。

立即下载
EDA编程设计秒计时器

多模块、层次设计秒计时器,核心计数器、译码器。内涵VHDL文件、顶层原理图、仿真波形等

立即下载
EDA实现8位数码管动态扫描实验

通过EDA实现8位数码管动态扫描实验,编译通过,适合初学者,仅供参考。

立即下载
5种优化算法EDA(含数据包络分析)

优化模型EDA在处理大数据时应用很广,这里有5种包含数据包络分析在内的优化算法。

立即下载
基于EDA的4位十进制频率计原理与设计

根据频率的定义和频率测量的基本原理,测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号;1秒计数结束后,计数值锁入锁存器的锁存信号和为下一测频计数周期作准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生,即图7-1中的TESTCTL,它的设计要求是,TESTCTL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号,并对频率计的每一计数器CNT10的ENA使能端进行同步控制。当CNT_EN高电平时,允许计数;低电平时停止计数,并保持其所计的脉冲数。在停止计数期间,首先需要产生一个锁存信号LOAD,在该信号上升沿时,将计数器在前1秒钟的计数值锁存进各锁存器REG4B

立即下载
eda课程设计数字秒表 绝对好用!!!

这是我自己亲手做的东西 当然也有所借鉴 方便大家使用,顺便赚点积分 ~~

立即下载

热点文章

img

spring mvc+mybatis+mysql+maven+bootstrap 整合实现增删查改简单实例.zip

资源所需积分/C币 当前拥有积分 当前拥有C币
5 0 0
点击完成任务获取下载码
输入下载码
为了良好体验,不建议使用迅雷下载
img

各种eda代码(包你满意)

会员到期时间: 剩余下载个数: 剩余C币: 剩余积分:0
为了良好体验,不建议使用迅雷下载
VIP下载
您今日下载次数已达上限(为了良好下载体验及使用,每位用户24小时之内最多可下载20个资源)

积分不足!

资源所需积分/C币 当前拥有积分
您可以选择
开通VIP
4000万
程序员的必选
600万
绿色安全资源
现在开通
立省522元
或者
购买C币兑换积分 C币抽奖
img

资源所需积分/C币 当前拥有积分 当前拥有C币
5 4 45
为了良好体验,不建议使用迅雷下载
确认下载
img

资源所需积分/C币 当前拥有积分 当前拥有C币
3 0 0
为了良好体验,不建议使用迅雷下载
VIP和C币套餐优惠
img

资源所需积分/C币 当前拥有积分 当前拥有C币
5 4 45
您的积分不足,将扣除 10 C币
为了良好体验,不建议使用迅雷下载
确认下载
下载
您还未下载过该资源
无法举报自己的资源

兑换成功

你当前的下载分为234开始下载资源
你还不是VIP会员
开通VIP会员权限,免积分下载
立即开通

你下载资源过于频繁,请输入验证码

您因违反CSDN下载频道规则而被锁定帐户,如有疑问,请联络:webmaster@csdn.net!

举报

  • 举报人:
  • 被举报人:
  • *类型:
    • *投诉人姓名:
    • *投诉人联系方式:
    • *版权证明:
  • *详细原因: