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eda课程设计 数字钟 程序设计
一、设计目的
1.掌握各类计数器及将它们相连的方法;
2.掌握多个数码管动态显示的原理与方法;
3.掌握用FPGA技术的层次化设计方法;
4.进一步掌握用VHDL硬件描述语言的设计思想;
5.了解有关数字系统的设计。
二、设计要求
基本要求:
1、24小时计数显示;
2、具有校时功能(时,分) ;
附加要求:
1、实现闹钟功能(定时,闹响);
三、源代码
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
一、设计目的
1.掌握各类计数器及将它们相连的方法;
2.掌握多个数码管动态显示的原理与方法;
3.掌握用FPGA技术的层次化设计方法;
4.进一步掌握用VHDL硬件描述语言的设计思想;
5.了解有关数字系统的设计。
二、设计要求
基本要求:
1、24小时计数显示;
2、具有校时功能(时,分) ;
附加要求:
1、实现闹钟功能(定时,闹响);
三、源代码
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity szz is
port(clk:in std_logic;
clk1:in std_logic;
md1:in std_logic;
speak:out std_logic;
dout:out std_logic_vector(6 downto 0);
selout:out std_logic_vector(2 downto 0));
end szz;
architecture one of szz is
signal sel:std_logic_vector(2 downto 0);
signal hou1:std_logic_vector(3 downto 0);
signal hou2:std_logic_vector(3 downto 0);
signal min1:std_logic_vector(3 downto 0);
signal min2:std_logic_vector(3 downto 0);
signal seth1:std_logic_vector(3 downto 0);
signal seth2:std_logic_vector(3 downto 0);
signal setm1:std_logic_vector(3 downto 0);
signal setm2:std_logic_vector(3 downto 0);
signal sec1:std_logic_vector(3 downto 0);
signal sec2:std_logic_vector(3 downto 0);
signal h1:std_logic_vector(3 downto 0);
signal m1:std_logic_vector(3 downto 0);
signal m2:std_logic_vector(3 downto 0);
signal s1:std_logic_vector(3 downto 0);
signal s2:std_logic_vector(3 downto 0);
-------------------------------------------------
begin
----------------------------------------------模6计数
choice:process(clk1)
begin
port(clk:in std_logic;
clk1:in std_logic;
md1:in std_logic;
speak:out std_logic;
dout:out std_logic_vector(6 downto 0);
selout:out std_logic_vector(2 downto 0));
end szz;
architecture one of szz is
signal sel:std_logic_vector(2 downto 0);
signal hou1:std_logic_vector(3 downto 0);
signal hou2:std_logic_vector(3 downto 0);
signal min1:std_logic_vector(3 downto 0);
signal min2:std_logic_vector(3 downto 0);
signal seth1:std_logic_vector(3 downto 0);
signal seth2:std_logic_vector(3 downto 0);
signal setm1:std_logic_vector(3 downto 0);
signal setm2:std_logic_vector(3 downto 0);
signal sec1:std_logic_vector(3 downto 0);
signal sec2:std_logic_vector(3 downto 0);
signal h1:std_logic_vector(3 downto 0);
signal m1:std_logic_vector(3 downto 0);
signal m2:std_logic_vector(3 downto 0);
signal s1:std_logic_vector(3 downto 0);
signal s2:std_logic_vector(3 downto 0);
-------------------------------------------------
begin
----------------------------------------------模6计数
choice:process(clk1)
begin
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