FPGA/CPLD设计经验分享

### FPGA/CPLD数字电路设计经验分享 #### 摘要 本文主要分享了FPGA/CPLD数字电路设计过程中的关键经验与技巧，重点讨论了时序设计、时序控制的重要性及其对数字系统性能的影响。通过对时序模型的理解与合理运用设计方法，可以有效提升电路的后仿真通过率，并实现较高的工作频率。此外，还探讨了FPGA设计中常见的问题——竞争与冒险现象，并提出了相应的解决方案。 #### 数字电路设计中的几个基本概念 ##### 1.1 建立时间和保持时间 - **建立时间**（Setup Time）: 在触发器的时钟信号上升沿到来之前，数据需要稳定不变的时间。如果建立时间不足，则数据可能无法在该时钟上升沿被打入触发器。 - **保持时间**（Hold Time）: 在触发器的时钟信号上升沿之后，数据需要保持稳定的时间。如果保持时间不足，数据也无法正确打入触发器。 在设计时，需要特别注意时钟树的偏斜情况。对于建立时间，应考虑时钟树向前偏斜的情况；而对于保持时间，则需考虑时钟树向后偏斜的情况。在进行后仿真时，最大延迟用于检查建立时间，而最小延迟则用于检查保持时间。 建立时间通常与时钟周期有关，当系统无法在高频时钟下工作时，可通过降低时钟频率来解决问题。然而，保持时间与时钟周期无关，若设计不合理导致布局布线工具无法创建高质量的时钟树，即使调整时钟频率也无法解决，这时就需要对设计进行重大修改。 ##### 1.2 FPGA中的竞争和冒险现象 - **竞争**: 多路信号在FPGA内部传输时，由于不同的延时，导致信号到达目标位置的时间不一致，从而产生竞争。 - **冒险**: 当信号变化瞬间，组合逻辑的输出出现不正确的尖峰信号，即为冒险现象。 在FPGA设计中，信号在器件内部通过连线和逻辑单元时会产生一定的延时，这种延时受到多种因素的影响，包括连线的长短、逻辑单元的数量、器件制造工艺、工作电压及温度等。信号在高低电平转换过程中也会有一定的过渡时间。这些因素会导致多路信号的电平变化在信号变化的瞬间存在先后顺序，从而产生不正确的尖峰信号——毛刺。 **处理毛刺的方法**: 1. **采用格雷码计数器**: 替代传统的二进制计数器，因为格雷码计数器每次只有一位跳变，减少了竞争冒险的发生条件。 2. **检查输入端口**: 确保所有对毛刺敏感的输入端口（如时钟、清零和置位端口）不会含有任何毛刺。 3. **使用滤波技术**: 通过添加适当的滤波电路，如RC滤波器，来过滤掉毛刺信号。 4. **增加同步机制**: 通过增加同步机制来确保信号在关键节点处的稳定性，例如使用双触发器结构来确保数据的正确性。 ### 结论 FPGA/CPLD数字电路设计是一项复杂且精细的任务，涉及对时序控制、竞争与冒险现象等多个方面的深入理解与应用。通过掌握上述关键概念和技术，可以显著提升数字电路的设计质量和效率，确保最终产品的可靠性和高性能。