中兴硬件设计规范 CDMA设计开发部电路设计规范.pdf

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中兴通讯股份有限公司CDMA 事业部设计开发部《电路设计规范》(以下简称《规范》)为原理图 设计规范文档。本文档规定和推荐了CDMA 设计开发部在原理图设计中需要注意的一些事项,目的是 使设计规范化,并通过将经验固化为规范的方式,避免设计过程中错误的发生,最终提高产品质量。
ZTE中兴 内部公开▲ 关于本文档 中兴通讯股份有限公司CDMA事业部设计廾发部《电路设计规范》(以下简称《规范》)为原理图 设计规范文档。本文档规定和推荐了CDMA设计开发部在原理图设计中需要注意的一些事项,目的是 使设计规范化,并通过将经验固化为规范的方式,避免设计过程中错误的发生,最终提高产品质量 使用方法 《规范》制佟部分以 Cadence平台 Concept hDL原理图工具为依据,但其人部分内容不局限于该 工具的约束。 《规范》总体上由检查条目、详细说明、附录3部分构成。“检査条目”部分浓缩了各种规范条款 和经验,以简明扼要的形式加以描述。对部分条目內容,在“详细说明”部分进行了解释和举例,通过 Ctl—左键点击可以跟踪到相应位置。建议在阅读条目的同时,对详细说明进行阅读,理解检查项的意 义,并主动避免异常出现 《规范》中检查项共有三种等级:“规定”“推荐”和“提示 标记为“规定”的条目在设计中必须遵守,如果因为设计实际需要不能遵守其中某些条款,则必须 进行说明)经过评审确认。说明文档同原理图评审异常记录、原理图一同基线 标记为“推荐”的条目为根据般情况推荐遵守的内容。建议丌发上程师在设计吋阅读推荐该部分 的内容和说明,根据实际设计情况选择恰当的设计实现。 标记为“提示”的条目,一般是难以从原理图角度检查的问题和很难有结论的问题,不倣规范约束, 提醒廾发工程师在设计中注意相关问题,避免出错。 《规范》只能涵盖硬件原理图设计中已知的常见问题,所以在开发过程和评审/走査过稈中不排除 《规范》之外的设计异常,开发/评审人员应该根据经验对这些问题进行处理。 在开发过程中使用 硬件廾发工程师必须了解《规范》的內容并在廾发中遵循《规范》的指导,在设计完成之后要进行 自查 在同行评审走查过程中使匝 规范的检査条目部分抽岀单独成为《原理图检査单》,评审人员必须了解《规范》并按照《检查单》 的每条目对原理图进行检查。 培训中使用 《规范》中包含了大量设计开发部积萘的硬件开发知识和经验,可以作为学习使用。馊件工程师可 以学习并掌握检查条目的内容以及对条目的详细说明,学习部门经验 修订 本文档在编写和积萘过程中不可避免的有疏漏和错误之处,同时产品开发、归档的规范也可能发生 变化。如果发现本文档中有错误、遗漏、不可实施等各类问题,应在 上直接提出故障项(提 变更库中提文档故障,选择硬件平台),跟踪解决。 本文中的所有信息归中兴通讯股份有限公司所有,未经允许,不得外传 第3/74贝 ZTE中兴 内部公开▲ 目录 第一部分检查条目. 1.原理图制图规范. 2.电路设计 2.1通用要求… 22逻辑器件应用 57789 23时钟设计 24保护器件应用 2.5可编程逻辑器件… 10 2.6电源设计 2.7其他应用经验 3.可靠性设计 14 4.信号完整忪/电源完整性设计 15 系统相关设计 16 6.可生产性设计 17 7.可测试性设计 17 7.1 JTAG 17 72测试点 18 7.3电路可测试性 18 74系统可测试性… 第二部分详细说明 1.原理图制图规氾 ∴19 2.电路设计…… .25 2.1通用要求. 22逻辑器件应用 30 23时钟设计 面面t“面面面t“面自曲面日自如t·面 24保护器件应用 46 2.5可编程逻辑器件 ..…18 26电源设计 2.7其他应用经验 .5 可靠性设计 4.信号完整性/电源完整性设计 5.系统相关设计 6.可生产性设计 7.可测试性设计 7.1JTAG….…… 69 72测试点 7.3电路可测试性 70 74系统可测试性 附录 刚录1部门相关资源列表…. 参考文献 编后记. 74 本文中的所有信息归中兴通讯股份有限公司所有,未经允许,不得外传 第4/74 ZTE中兴 内部公开▲ 第一部分检查条目 1.原理图制图规范 编号级别条目内容 备注 规定原理图必须采用公司统一原理图库。 规定原理图应采用0.100栅格 規定原理图正文字体设置参照原理图设计规范,采用默认设置。说明文字为82mil 管脚号为66mil 规定原理图封面字体应调整到与栏目字体基本等大(建议使用l80mil字体) 456 规定原理图首页放置 ZTE Cover A4做为封面,不加图框。 模块电路不川封面 规定原理图除首页之外,一律采用 ZTE frameA4或者 ZTE frameA4ps图框。只 有在元器件符号很大,无法在图框中摆放的情况下方可以选用 ZTE frameA3 图框 规定原理图首页封面 Checked, Normalized和 Approvcd三项不填写,其他条目需模电路无封面 要正确填与。 规定|原理图各页图框上除了Chcd项外,均须正确道写。填写的内容和码模块电路除外 总页数等信息应以规定的用户变量( Customer text)进行标注。 规定除封面页,每一页下角应该采用环境变量汁明修改目期:除封面和目录页 之外,每页的左下角标注本贞的功能说哄。 规定原理图必须署名。多人设计原理图应在相应页码署各自的名字;封面签署单 板负责人姓名。署名采用汉语拼音,大写字母,姓在前,名在后,以一个英 文空格符隔开。对于改版、借鉴的原理图,笭署最后一次修改者的名并由 其对原理图质量负责。 提示放置一个 Standard库中的 ZTE frameA4plus图框,以用户变量的形式正确填 写所有内容,包括说明、凵期等信息,其他拷贝该内容可以加快工作速 度,并使各页保持一致。 准荐日录页放置2个 Contents框,左侧为目录,右侧为模块调用情况。两框应水 平方向应对齐。如果原理图页数较多,目录页只写目录,增加目录页说明模 块调用情况 3推荐原理图各页内容依次为:封面、目录、电源、时钟、CPU、存储器、逻辑 背板(母板)接口等。 14 规定每页内容紧凑但不杂乱、拥挤 规定原理图上所有的文字方向应该统一,文的上方应该朝向原理图的上方(正 放文字)或左方(侧放文字)。 16 规定原理图上的各种标注应清晰,不允许文字重叠。 交叉标注另行规定 规定各个芯片的局部去耦电容应和芯片布在同一页而或者就近放在下一页面上, 并增加说明;多个器件的去耦电容共用一页图纸时,应标注去耦电容是为哪 个器件放置:全局去耦(旁路)电容可以在电源部分或者原理图最后部分放 置,并增加“ GLOBE DECOUPLING”宇样说明。 规定仅和芯片相关的十拉或下拉电阻等器件,建议放置在芯片附近。 规定电阻(电阻网络除外)、电容(电容网络除外)、电感的管却标注,器件的path 本文中的所有信息归中兴通讯股份有限公司所有,未经允许,不得外传 第5/74贝 ZTE中兴 内部公开▲ 信息等不必要信息不要显示。 规定元器件的位号要显示在该元件的刚近位置,不应引起歧义。 规定芯片的型号和管脚标注,精密电阻、大功率电阻、极性电容、高耐压电容、 共模电感、变压器、晶振,保险丝等冇特殊要求的器件参数要显示出来,LED 应标示型号或颜色。 22 规定差分信号规定使用“+/”符号,“/-”可以在网络名的中间或末尾。 推荐 特殊要求(例如系统方案命名需求)差分信与以“+/-”结尾。 24 规定E信号线采用TP米表示同轴电缆芯线(双绞线的+,用RNG来表示同轴 电缆屏蔽层(双绞线的-)。 规定有确定含义的低电有效信号采用*或者N(引入逻辑的需要用N)后级结 尾。“有确定含义”包括但↑限丁如下信号:片恣,读写,控制,使能。 规定所有的时钟网络要有网络标号,以CLK字符结尾,以便于S分析、PCB 线和检査;非时钟信号禁止以CLK等时钟信号命名后缀结尾。时钟信号命名 应体现出时钟频率信息。 27规定采用中联端接的信号(包括时钟)中阻在原理图上应就近放置于驱动器的输 出端。串阻和驱动器之间不放置网络标号,串阻后的网络进行命名(时钟信 号必须命名并满足时钟信号的命名规范)。 28规定所有单板内部电源网终的命名都必须采用“YCC”开以,单板接口电源的定 义和系统定义保持统一。 规定经过滤波的电源必须命名,命名也必须以“ⅤC"”开头 30规定在RB布线时有特殊要求的网络要定义网络名,推荐在原理图上注明要求 31 推荐全局电源和地应调用原理图库中的符号。 规定确认多个部分组成的器什原坦图库,在打包过程中位号正确,没有出现错位 等现象 33 推荐不推荐使用“ Location”硬属性解决位号错位问题。 34规定使用Aias连接的网络,必须使用网络标号的方式进行连接,不能使用连线 wirc)进行连接。 35定止使用SzE属性放置多个器件,例妇测试点、去电、光学定位点等 36 规定所有出网络应放置出页符 offpage/oflpg,出符的方向应和信号流向一致 原理图必须进行交叉标注。除总线等字符太多无法调整的网络之外,交叉标 注的字符不应重叠 规定9agog号的调用,应根据信号流向采用正确的符号,不应将符号进 行翻转、镜像后使用 推荐 Offpageloffpg符号和交又标注文字应尽量对齐。 尜件管脚上的引线,应引出后冉分叉,不得直接在器件管脚上分叉。 40 规定兼容设计、料单可配置部分、调试用最终不安装韶分器件,应在原埋图上注 41 规定原理图中的实现与设计说明中的描述一致。信号的命名应有意义。逻辑心片 管脚命名与设计说明、逻辑设计说明文档一致。建议信号命名尽量和有意义 的芯片管脚命名一致。 12规定提供各单点网络列表和未连接管脚列表,并一一确认 提示采用 Cadence提供的工具对原理图和PCB的网表致性进行检查。 推荐原理图打印为FDF文件时,推荐使用A字体 本文中的所有信息归中兴通讯股份有限公司所有,未经允许,不得外传 第6/74贝 ZTE中兴 内部公开▲ 规定模块电路不加封面和目录页。 规定模块电路内部位号禁止使用硬属性。 规定模块电路使用 Standard库中的ipor, outport和 import和顶层相连。 规定块电路设计其他规范待添加 规定 2.电路设计 通用要求 编号级别条目内容 备注 规定 单板网络的连接必须正确无误。(个人自杳) 2 规定器件之间的接口电平匹配 规定PC到INPC的接口使用交流耦合(直流平衡情况)或3电阻端接。采 用交流耦合作热拔插时需注意防止因电容积累电荷放电导致器件损伤,可在 电容与单板输入输出接口采用大电阻下拉。 4 规定单板热拔插对外接口器件选型必须能够满足热拔插要求 规定热拔插接口设计,选用的器作内部不允许有从端口对电源的一极管钳位保护 网络。 提示在不同电接凵时利用钳位二极管实现接,需要考虑限制电流。 678 规定差分信号应考虑Fi!e功能: 提示了解CMOS器件的门锁现象,选用不易发生门锁的器件。(一般要求 Latch-Up Performance Exceeds 100 mA Per JESD 78 Class Il) 911 规定器件「作速率符合设计要求 推荐在满足系统性能要求的情况下,尽量降低信号的速率,采用慢速器件。 规定凡公司、事业部、部门有模块电路、通用电路,能够满足设计要求者,无特 殊原因一律采用模块电路。优先选用公司级模块电路 规定无模块电路可以调用,但是产品约定设计方式或者器件者,无特姝原因一律 按照产品约定进行设计 13 规定相同功能的电路,如无特殊要求应采用相同的电路和器件 14 规定使用同一个物料代码下有多个器件,确认每一种器作的能够满足应用要求。 15规定单板上所有有复位管脚的芯片,要求复位脚软件可控 16 推荐cPU等的控制信号应使用上下拉电阻保证上电时的状态确定。 17 推荐初次设计CPU、DSP和ASC的配置管脚的上拉或下拉状态尽量设计成可调。 18提示阅读器件手册时,应该到器件厂商网站上寻找最新版本,并了解其版本变更 历史和査阅最新版本勘误表 19规定对于设计中的可配置部分(包括为调试设计而最终不安装的部分),必须注明 本板在线运行和调试使用的所有配置方式。 20 规定要考虑器件输出或驱动器输出的驱动能力,等效负载不能超过器件的驱动能 本文中的所有信息归中兴通讯股份有限公司所有,未经允许,不得外传第7/74页 ZTE中兴 内部公开▲ 力的80%。 规定MCU串口信号经芯片驱动后,将收发信号和地引到预留的3Pim插座 规定单板3 Pin rs232串口插座统定义为:Pinl本地发送Tx;Pin2地线 Pin3—本地接收Rx。 23规定通用件率满足事业部通用件率的要求:新板满足90%,改版满足80%。优先 选用部门推荐的公用器件 24 姚定 规定 逻辑器件应用 编号级别条目内容 备注 规定不带内部上下拉和总线持功能的 CMOS/ BICMOS器件,术用输入端产禁屋 空,必须通过电阻进行上拉或下拉处理。 规定单板带有可以裁减部分,原理图中部分器件能不焊接时,需要确保这些器 件不焊接不会导致其他器件的输入端悬空。 3 规定逻辑器件不用的引脚或者固定电平的信号如需预置电平处理,必须通过电阻 上拉或者下拉,不允许直接接电源或地 4 规定对器件未用输入端过行上拉或下拉处理,必须满足可测试性设计要求。 5觌定中浙信号要通过上拉或下拉来伛中断信号处在默认的非发态。 器件手册规定优先 规定多级具有上电3态的器件级联驱动信号时,如果信号上电过程要求确定电平 则各级输入端都必须采用上拉或下拉电阻确定状态 规定采用具有上电3态的器件驱动青板输入控制信号,如果该信号上电后立刻需 要读取∏不受上电复位控伂(例如单片机ISP模块中的背板复位信号和下载 使能信号),则必须采用电阻置初始电平。 规定信号线上的上拉或下拉电阻能够满足可靠预置电平要求。 推荐对于CMOS器件,如无特殊要求单个管脚的上拉或下拉叫以取10k,多个管 脚或其他具休情况可以参见下面的条目和以及进行训算确定。 规定对使能内部上拉的 ISP MAC400PD,以及和(on型rri通甩 IO管脚连接的网络,下拉电阻采用1K,上拉电阻可选择10K。 1非荐数据总线的下拉不宜使用太大的电阻,推荐使用IK 12 规定osC的STN管脚应该加上拉电阻(推荐值为Ik,建议直接调用振滤波模 块电路)。 13 规定对背板输出的驱动器,如果其OE端需要控制,应采用电阻设置为输出无效 状念。对于常凡的244器件,OE*应该釆用电阳卜拉 14 规定参照器件的 Datasheet.所有控制脚通过电阻进行上拉或下拉,特别是芯片的 OE/CE端。 15 规定 Enable、Set、Reet、 Clear和三态器件输出的上拉、下拉正确 16 推荐 下拉电阻放在接收端器什处。对于1个驱动多个接收的网络,非特殊需要 只放置1个上下拉电阻。袺接收器件全部放置在同一页面,在接收器页面放 置上下拉电阻:若接收器件分布在不同页面上,在驱动器端放置上下拉电阻。 17规定避兔使用一个排阻叵时对信号进行拉和下拉 本文中的所有信息归中兴通讯股份有限公司所有,未经允许,不得外传 第8174贝 ZTE中兴 内部公开▲ 18定如果总线可能处于浮空状态,那么总线需要上拉电阻或下拉电阻,保证在 没有器件占用总线时,总线能处于一个有效电平,以降低器件功耗和干扰。 规定ART器件16C5X,如果不使用共DSR、DCD、(TS信号,需要进行下拉 使信号为冇效状态,避免自动流搾制的銎件不能正常工作。 20 规定P(的态和O)、OC信号要有上拉 规定PI总线设计中 FRAME#,TRDY共,IRDY共,DEⅤSEL共,STOP#,SER# PER#LOCK芹,ⅠNTx#,REO64#和ACK64#等信号需要采用合适的电阳进 行上拉处理。上拉的阻值须依照负载情况计算。 22规定避免输入信号的缓慢变化(如按健复位信号),对缓慢变化的信号需要使用施 密特触发器输入的器件进行驱动。 规定设计中应防止上电及正常工作时出现总线冲突。对于可能出现汁突的情况 应采用互斥设计,确休不会因为软件问题导致冲突。 24 规定和背板直接相连的驱动器必须满足热拔插要求(我们要求有OE端粹制,上 电三态、关断电流控制)。 2 推荐Cs-51单片机的总线及端口需要加驱动。驱动器选型禁止采用总线保持器件 或者内置卜拉电阻的器件。 26推荐原则上不推荐使用的线保持器作或者启用可编程器作的总线保持功能a 灌推荐具有 BUS-HOLD特性的器件,通过外接上拉或下拉电阻实现状态预置时, 电阻取值不宜过多于3K,推荐采用1K电阻。 提示 BUS HOLD器件,不论其输出端口处丁何种状态,其输入端口的 BUS HOLD 特性一直有效。对于双向器件,其两个方向端口在输出高阻态下输入 Bus hold 特性一直有效 29规定与背板相汽的通电平信号,如非替别要求,需要采串按电阻:背板信号完整性优先 输入的信号,为防止当发送端关断、未插、掉电吋悬空,应采用上拉或下拉 电阻,选择上拉还是下拉的原则是一块板的局部失效不会对其他板产生严重 影响。 30推荐一般情况下背板接口输出串联电阻选取32欧姆(或3欧姆排阻),输入串信号完整性优先 联电阻选择100欧姻电阻或者排阻。对于既有输出又有输入的信号,如果单 板布线布局困难,可以考虑采用一个33欧姆电阻;对于总线型拓扑负载多于 4个时,应根据SI仿真测试结果选取电阻;对于需要把发送到背板的信号收 回来的拓扑,必须在33驱动器输出端直接输入,不得在33欧姆电阻后接收。 31推荐板输入信号缓冲器应用下拉电阻和阳。板输入信号缓冲器下拉电阻取 0K,串阻取100欧姆。背板输入信号缓冲器输入先下拉再经过串阻,设计 上会具有史大的灵活性。设计中应严格遵守产品设计约定 32准荐对于线保持器件或者输入内置上下拉的器件,未用输入管脚悬空处理。 时钟设计 编号级别条目内容 备注 规定对于输出多于5个的时钟驱动芯片,电源推荏釆用磁珠滤波,磁珠后应该添 加电解电窣和足够的陶瓷去耦电容,布局时推荐局部铺一小块铜皮 2准荇时钟芯片的电源和地参考器件于册处理。对锁相环电游采用磁珠滤波的,磁 本文中的所有信息归中兴通讯股份有限公司所有,未经允许,不得外传 第9/74贝 ZTE中兴 内部公开▲ 珠后应该采用多级陶瓷去耦电容以保正电源低阻抗。 推荐单板50MHz以上时钟驱动器件末用管却,备用放置不大于15pF的电容接地参见说明 平面。该电窄缺省不焊,如果EMC测试髙频辐射超标,可以焊上调试 推荐时钟驱动器件末用管脚对半面电阻/电容采用分立器件,不得使用排阻排容。 45678 时钟信号网络必须采用合语的端接方式 准荐时钟网络推荐采用点对点,源端端接方式 当接口标准或器件对时钟网络等布线有要求时,依照接口标准或器件要求执 规定锁相环串联使用,须汁意不会引发谐振 准荐不推荐使用多通道输入时钟驱动器驱动不同时钟。 10 祚荐板间传输的吋钟信号,上单板后在时针的输入端备用太回钩电容 推荐子卡与母板间传输的时钟,应保证子卡不在位时,时钟输入不悬空,时钟的 输出有匹配。 12荐对于VCXO,如果要求宽的牵引范围(如±90m),不要选用3次泛音晶振。 保护器件应用 编号级别条目内容 备注 1规定TV管的最大钳位电压VcwA应不大于电路的最大允许安全电压 规定TVS管的最大反向工作电压VM应不低于电路的最大工作电压,一般可选 Vgwa为电路最高工作电压的11-1.2倍 3 规定TVs管的额定最大脉冲功率必须大于电路中出现的最大瞬态浪涌功率。 4 规定对于高速链路,需要考虑TVs管结电容的要求 规定注意单向和双向TVS管的选择 规定在RS232链路中必须采用双向TS管。TVS管放个信号线串联电阻外侧, 单板入口处;串联电阻靠近232接口器件放置 斓定vs器件的选型时要考虑器件的响应时间满足要求。 规定当TVS和压敏电阻联合使用进行浪涌保护时,压敏电阻的压敏电压要低于 TVS的钳位电压ⅤC。 规定保护器件应与被保护器件接在相同的地面。如采用变压器隔离,隔离变压 器初次级两侧的器件要分别接对应的参考地。 10 规定PTC与TVS配合使用时,PTC要能及时动作,对TvS进行过流保护,同际, PTC本身也要能够满足工作电压的要求。 11规定对J需要出机框的信号线(例如勤务电话、线、E线、22、485等等), 需要添加保护电路或者进行隔离;对于在机架内部的信号线一般不需要添加 保护电路。 可编程逻辑器件 编号级别条目内容 备注 准荐FPGA的LE资源利用率要保让在50%-80%之间,EPD的MC资源的利用 率要保证在509%~90%之间。对于FPGA中的锁相环、RAM、乘法器、DSP 本文中的所有信息归中兴通讯股份有限公司所有,未经允许,不得外传第10/74页

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