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MIPS32五级流水CPU的设计与实现(支持指令LUI、ADD、SUB)
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2022-12-06
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河北工程大学计算机组成原理课设 设计简易五级流水CPU,实现LUI,ADD,SUB功能
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1
信息与电气工程学院
课程设计说明书
(2021/2022 学年第二学期)
课程名称 : 计算机组成原理课程设计
题 目 : MIPS32 五级流水 CPU 的设计与实现
(支持指令 LUI、ADD、SUB)
专业班级 : 计算机 2002
学生姓名 :
学 号:
指导教师 :
设计周数 : 2 周
设计成绩 :
2022 年 6 月 17 日

2
目 录
1 项目简介与设计目的 .....................................3
2 开发技术与工具选择 .....................................3
2.1 开发技术选择 ............................................3
2.2 开发工具选择 ............................................3
3 项目开发计划 ..........................................4
3.1 任务分解 ................................................4
3.2 责任矩阵 ................................................4
3.3 开发计划 ................................................5
4 详细设计..............................................5
4.1 方案选择 ................................................5
4.2 指令系统设计 ............................................5
4.3 框图设计 ................................................6
4.4 微指令格式(微程序控制器)设计 ..........................8
4.5 微程序(微程序控制器)设计 .............................10
5 VHDL 程序代码 .........................................10
6 调试仿真 .............................................15
7 课程设计回顾及总结 ....................................16
参考文献...............................................16
评分表 ................................................25

3
1 项目简介与设计目的
选题背景和意义:cpu 也称中央处理器,是一块超大规模的集成电路,是一台计算
机的运算核心和控制核心。它的功能主要是解释计算机指令以及处理计算机软件中的
数据,主要包括运算器和高速缓冲存储器及实现它们之间联系的数、控制及状态的总
线。其与内部存储器和输入/输出设备合称电子计算机三大核心部件。本次实验将模拟
设计一个五级流水 CPU 作为对计算机组成原理这门课程的深度理解与应用。
项目开发目标:本次小组任务为设计实现 MIP32 五级流水 CPU,主要支持指令
LUI,ADD,SUB。本人在其中承担译码器,指令寄存器代码编写,SUB 指令实现。
图 1-1 五级流水线结构图
2 开发技术与工具选择
2.1 开发技术选择
Verilog HDL 语言具有下述描述能力:设计的行为特性、设计的数据流特性、 设
计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。此外,Verilog
HDL 语言提供了编程语言接口,通过该接口可以在模拟、验证期间从设计外部访问设
计,包括模拟的具体控制和运行。Verilog HDL 语言不仅定义了语法,而且对每个语
法结构都定义了清晰的模拟、仿真语义。因此,用这种语言编写的模型能够使用 Verilog
仿真器进行验证。
所以本次课程设计选用了 Verilog HDL 开发技术。

4
2.2 开发工具选择
Vivado 设计套件。
3 项目开发计划
3.1 任务分解
本次课程任务概况总结如下:
完成设计一个五级流水 CPU 需要执行五部分,取指,译码,执行,访存以及回
写。
需要设计的五个模块有:指令存储器,pc 程序计数器,Regfile 寄存器堆,ALU
运算器,ID 译码器。
本课程设计需要支持的指令为 LUI,ADD,SUB
1、支持 lui rt,immediate 运行
2、支持指令 add rd, rs, rt 运行
3、支持指令 sub rd,rs,rt 运行
3.2 责任矩阵
图 3-1 责任矩阵

5
3.3 开发计划
五级流水 CPU 的开发计划如下:
图 3-2 开发计划
4 详细设计
4.1 方案选择
指令存储器是指指令寄存器。ROM 实现读取数据功能,然后对信号进行控制。
确定信号端口有数据输出端(data),读取端(wr),片选(cs),地址(addr)。一共设计
256*4B 指令存储器。取指模块则是将 pc 模块和指令存储模块 inst_rom 连起来共
同实现的功能,能够在每个时钟周期从指令存储器中取出一条指令,保证 cpu 运转。
译 码 器 的 设 计 与 实 现 离 不 开 MIPS 指 令 集 , MIPS 指 令 主 要 由
I-Type,J-Type,R-Type 三种格式组成。 我们的实验任务主要针对 R-Type 和
I-Type 设计 CPU 。
4.2 指令系统设计
指令存储器的输入端有 addr 和 ce。其中 addr 是地址信号,用来定位当前需要
处理指令所在的存储单元,ce 是使能信号,受到 PC 的使能信号控制。当 ce 有效,
读指令。输出端是 inst。Inst 输出的是预处理指令。取指令的控制信号和地址信
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